JPH04211872A - 論理回路のタイミング検証方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は論理回路のタイミング検
証方法に関し、特に共通の信号伝播経路および分岐点を
求め且つそれらの情報を用いて論理シミュレーションを
行なう論理回路のタイミング検証方法に関す　　る。

【０００２】

【従来の技術】従来、この種の論理回路のタイミング検
証方法は、検証を行なう論理素子に対して単一の論理シ
ミュレーションを行ない、その結果から検証を行なって
いる。従って、回路内部の分岐点に至る信号伝播経路を
求めたりせず、また分岐点に対する論理シミュレーショ
ンの結果を考慮したりしてはいない。また、この種の論
理回路のタイミング検証方法は、検証を行なう検査対象
端子対に対して単一遅延モデルの論理シミュレーション
の結果から検証を行っており、回路内部の分岐点に至る
信号伝播経路を求めたりせず、また分岐点上の信号変化
時刻に対する論理シミュレーションの結果を考慮してい
ない。

【０００３】図１１は従来の一例をを説明するためのフ
リップフロップ試験接続図である。図１１に示すように
、かかる論理回路のＤＡＴ及びＣＬＫは外部入力端子、
ＯＵＴは外部出力端子、Ｇ１はバッファ、Ｆ１とＦ２は
Ｄフリップフロップであり、しかもＦ１とＦ２はそれぞ
れデータ入力端子Ｄおよびクロック入力端子Ｃを持って
いる。まず、配線遅延は０を仮定し、バッファＧ１の入
力から出力までの遅延と、フリップフロップＦ１及びＦ
２のＣ入力から出力までの遅延とは、すべて最小遅延５
ｎｓであり、最大遅延１０ｎｓと仮定する。また、セッ
トアップ時間及びホールド時間は、検証時に配線ばらつ
き或いは遅延ばらつきを考慮可能なとき共に３ｎｓ、不
可能なときは配線のばらつき或いは遅延ばらつきのマー
ジンを含め共に６ｎｓとする。次に、今あるテストパタ
ンによってＤＡＴとＣＬＫの論理値がともに０から１へ
変化する場合を考える。このとき１１０１はＤＡＴの入
力の変化を示しており、０ｎｓで０から１に変化するこ
とを示している。また、１１０２はＦ１のＣＬＫの入力
値の変化を示しており、０ｎｓで０から１へ変化するこ
とを示している。さらに、１１０３はＦ１のＣ入力の変
化を示しており、５ｎｓの直前まで０であり、５ｎｓか
ら１０ｎｓの直前までが０から１への変化中であり、１
０ｎｓ以降１になることを示している。また、１１０４
はＦ２のＤ入力の変化を示しており、１０ｎｓの直前ま
で０で、１０ｎｓから２０ｎｓの直前までが０から１へ
の変化中であり、２０ｎｓ以降１になることを示してい
る。１１０５はＦ２のＣ入力の変化を示しており、５ｎ
ｓの直前まで０で、５ｓから１０ｎｓの直前までが０か
ら１への変化中、１０ｎｓ以降１になることを示してい
る。

【０００４】ここで、Ｆ２に対しセットアップホールド
時間の検証を行なう場合を考える。まず第一に、単一の
遅延、すなわち最大遅延または最小遅延のみの値で検証
を行なった場合、この検証方法では配線ばらつきを考慮
できない。すなわち、最小遅延の値で検証を行なった場
合、Ｆ２のＣの入力が変化した後５ｎｓ後にＦ２のＤ入
力が変化するため６ｎｓのホールド時間が満たされなず
、エラーとなる。

【０００５】次に、遅延のばらつきを考慮して検証を行
なうと、最小遅延時間を仮定した場合、Ｄ入力の変化時
刻は１０ｎｓであり、最大遅延時間を仮定した場合のＣ
の入力の変化時刻は１０ｎｓであるため、３ｎｓのホー
ルド時間を満足できない。しかし、フリップフロップＦ
２のＤ入力に起こった信号変化とＣ入力に起こった信号
変化とは、共にバッファＧ１の出力の変化に起因してい
る。すなわち、Ｄ入力とＣ入力に至る信号変化は、バッ
ファＧ１の出力で同時に変化するはずであり、Ｄ入力に
至る変化を最小遅延で変化し且つＣ入力に至る変化が最
大遅延で変化することを仮定することは、ＣＬＫからＧ
１に至る共通の経路に対して最大遅延と最小遅延の両方
を仮定するため、不要に遅延のばらつきを考慮すること
になる。しかるに、バッファＧ１の出力までの経路の遅
延のばらつき５ｎｓをフリップフロップのＤ入力とＣ入
力に至る経路の遅延から除去すると、遅延の相対ばらつ
きを考慮したタイミング検証の結果は、最大遅延を考慮
した場合のＣの入力変化の５ｎｓ後に最小遅延を考慮し
た場合のＤの入力信号の変化が発生することが明かにな
り、配線或は遅延の相対ばらつきを考慮したときのタイ
ミング検証の場合のホールド時間３ｎｓを満足している
。

【０００６】このように、従来のタイミング検証方法で
は、検証時に配線ばらつき或は回路内部の相対遅延ばら
つきを考慮しない場合、検証の規定値が必要以上になる
ため、また検証時に配線ばらつきを考慮した場合は不必
要な遅延のばらつきを考慮するために、共に検証結果は
正常な回路に対しエラーを検出する可能性がある。

【０００７】

【発明が解決しようとする課題】上述した従来の論理回
路のタイミング検証方法は、検証を行なう論理回路の論
理素子或は検査対象端子対に対して、単一遅延モデルの
論理シミュレーションの結果から検証を行なっており、
しかも回路内部の分岐点に至る伝播経路を求めテいない
。このため、分岐点上での信号変化時刻に対する論理シ
ミュレーションの結果を考慮していない。このため、遅
延値の異なる論理シミュレーションの結果を用いて、遅
延の相対ばらつきを考慮したタイミング検証を行なうこ
とができず、また遅延の異なる複数の論理シミュレーシ
ョンの演算結果をもとにタイミング検証を行なう際、複
数の信号伝播経路に共通な経路が存在する場合、共通な
経路の遅延の差を排除することが不可能なために必要以
上の遅延のばらつきを考慮したタイミング検証を行なわ
ざるを得ないという欠点がある。

【０００８】

【課題を解決するための手段】第一の発明の論理回路の
タイミング検証方法は、検証対象になる論理回路の論理
素子から回路内部の分岐点に至る信号伝播経路を求める
ステップと、前記信号伝播経路の共通部分および前記共
通部分から各入力部分に至る分岐点を求めるステップと
、前記回路内部の分岐点および検証を行なう論理素子に
対して遅延値の異なる複数回の論理シミュレーションの
演算を行なうステップと、前記演算結果を保存し且つ前
記分岐点での論理シミュレーションの演算結果をもとに
前記論理素子の複数の信号伝播経路に共通な経路が存在
するときにその共通経路の遅延の差を排除するステップ
とを有し、前記論理回路のタイミング検証を行なうよう
に構成される。

【０００９】第二の発明の論理回路のタイミング検証方
法は、論理回路内部のタイミングを決定する分岐点を探
索するステップと、検証対象となる端子に至る入力信号
が通過した前記論理回路内部の分岐点の名称及び信号伝
播時刻を保持するステップとを有し、各検査対象端子が
保持している変化時刻と分岐点の信号変化時刻及び名称
とから必要以上の遅延ばらつきを防止したタイミング検
証を行うように構成される。

【００１０】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。

【００１１】図１は本発明の一実施例を説明するための
論理回路のタイミング検証におけるシステム構成図であ
る。図１に示すように、本実施例はタイミング検証シス
テムを三つのモジュールから構成している。第一のモジ
ュール１０１は経路及び分岐点検索を行なうモジュール
であり、入力として回路の接続情報が入力され、検査対
象ブロックと分岐点情報が情報ファイル１０２へ出力さ
れる。また、第二のモジュール１０３は論理シミュレー
ションモジュールであり、経路・分岐点検索モジュール
１０１から得られた検査対象ブロックと分岐点情報をも
とに論理シミュレーションを行ない検査対象ブロックと
分岐点でのシミュレーション演算結果を情報ファイル１
０４に出力する。更に第三のモジュール１０５はタイミ
ング検証モジュールであり、情報ファイル１０４から得
た演算結果をもとに情報ファイル１０２からの検査対象
ブロックのタイミング検証を行なう。

【００１２】図２は図１における経路・分岐点検索モジ
ュール内の動作を説明するための処理フロー図である。 図２に示すように、処理開始２０１後、まず検査対象ブ
ロックの接続情報の取り込み２０２を行なった後、ブロ
ック検証ライブラリの取り込みステップ２０３を行なう
。このライブラリには、検査対象となるブロックの名称
及び検査対象となる端子の名称が記述されている。次に
、このライブラリデータを基に回路内に検査対象ブロッ
クの検索ステップ２０４を行なう。次に、検索されたブ
ロックの入力端子群の信号伝播経路を回路接続情報をも
とに検索する経路検索ステップ２０５を実施する。しか
る後、信号伝播経路に共通な経路が存在するか否かの判
定ステップ２０６を行ない、共通経路から個々の入力端
子群に分岐する分岐点の情報をスタック２０７する。 次に、信号伝播経路がほかに存在するかどうかを複数経
路判定ステップ２０８で判断し、存在した場合には経路
検索ステップ２０５に戻る。すべての経路を検索した後
、ブロックの情報をスタック２０９し、次にすべての対
象ブロックを検索したか否かをステップ２１０で判断し
、検索されていないブロックがあれば検査対象ブロック
の検索ステップ２０４に戻るが、すべて検索さてれいる
場合には、ブロックの情報と分岐点の情報を出力ステッ
プ２１１で出力し、この経路・分岐点検索モジュール１
０１の処理を終了２１２とする。

【００１３】図３は図１における論理シミュレーション
モジュール内部の動作を説明するための処理フロー図で
ある。図３に示すように、処理開始３０１後、遅延のば
らつきを選択する遅延タイプ選択ステップ３０２を行な
い、パタン周期やピリオド等のシミュレーション条件を
設定する条件設定ステップ３０３を実施する。しかる後
、分岐点と検査対象ブロックの情報を情報取り込みステ
ップ３０４で取り込み、回路内部での演算結果を存在す
る点を設定する。次に、論理シミュレーション３０５を
行ない、そのシミュレーション結果である分岐点及び検
査対象ブロックの演算結果を出力ステップ３０６で出力
することにより、かかる処理を終了３０７する。

【００１４】図４は図１におけるタイミング検証モジュ
ール内部の動作を説明するための処理フロー図である。 図４に示すように、処理開始４０１後、モジュール１０
１から得られたブロック情報と分岐点情報を取り込みス
テップ４０２で取り込み、さらにモジュール１０３で得
られた検査対象ブロックの演算結果情報と分岐点での演
算結果を取り込みステップ４０３で取り込む。次に、検
査対象ブロックをステップ４０４で抽出し、しかる後検
査対象ブロックの入力端子に対応する分岐点をステップ
４０５で抽出する。次に、入力端子間でのタイミング検
証をステップ４０６で行なうが、この検証時には入力端
子の各々の配線ばらつきから分岐点の配線のばらつきを
排除して検証を行なう。最悪の場合、すなわち分岐点が
複数存在する場合には、これら分岐点の個数回のタイミ
ング検証を行なう。更に、すべての対象ブロックに対し
て検証が終了したか否かをステップ４０７で判断し、終
了していなければ再び検査対象ブロック抽出ステップ４
０４に戻る。このように、すべてのブロックに対する検
証を終了すれば、４０８でその結果を出力し終了する。

【００１５】図５は本発明の他の実施例を説明するため
の論理回路のタイミング検証におけるシステム構成図で
ある。図５に示すように、本実施例は二つのモジュール
から構成されており、一つは経路探索及び分岐点探索を
行う分岐点探索モジュール５０１である。このモジュー
ル５０１は入力として回路の接続情報が入力され、検査
対象ブロックと回路内部のタイミングを決定ずける分岐
点情報５０２が出力される。また、他方のモジュールは
論理シミュレーションを含むタイミング検証のコアモジ
ュール５０３である。これは論理シミュレーションを行
い、検査対象ブロックにおけるセットアップ／ホールド
検証が分岐点情報５０２を基に遅延ばらつきを加味して
検証を行い、検証結果５０４を出力する。

【００１６】図６は図５における分岐点検索モジュール
内部の動作を説明するための処理フロー図である。図６
に示すように、この分岐点検索モジュール５０１は、ま
ず回路の取り込み６０１を行い、内部データ構造に展開
する。次に、ブロック検証用ライブラリの取り込み６０
２を行う。このブロック検証用ライブラリには、検査対
象ブロックの名称及び検査対象端子の名称が記述されて
いる。次に、検査対象ブロック探索６０３を実行するが
、これはライブラリをもとに回路内部に存在する検査対
象ブロックを探索する。この検査対象ブロックが探索さ
れると、クロックラインの経路探索６０４により、ブロ
ックのクロック入力端子から外部出力端子に至る経路を
探索する。

【００１７】次に、分岐ブロックの判定を行うステップ
６０５で得られた信号経路上のファンアウトが二つ以上
のブロックで存在した場合、これらを分岐点と見なして
スタック６０６する。次に、ステップ６０７で全ての信
号経路を探索したか否かを判断し、もし探索していない
信号経路が存在すれば、経路探索６０４に戻る。さらに
、すべての検査対象端子の経路を探索したか否かを全ブ
ロック探索ステップ６０８で調査し、もし探索していな
いブロックが存在した場合には、ブロック探索ステップ
６０３に戻って再びブロック探索を行う。また、全ての
対象ブロックのクロックラインに存在する分岐点を探索
すると、分岐点情報と検査対象ブロック名をステップ６
０９で出力し、モジュールの動作は終了する。

【００１８】図７は図５における論理シミュレーション
タイミング解析コアモジュール内部の動作を説明するた
めの処理フロー図である。図７に示すように、まず実行
条件設定ステップ７０１でシミュレーションの実行条件
を設定する。次に、ステップ７０２で回路接続情報，テ
ストパターン，ブロックライブラリ，分岐点および検査
対象ブロックのデータを読み込む。次に、ステップ７０
３で論理シミュレーションを単一遅延で行う。ここでは
、テストパターンを印加することにより引き起された信
号変化が回路内部を伝播する際に分岐点を通過したとき
、その分岐点の名称と通過時刻を信号そのものに付加す
る。次に、ステップ７０４でシミュレーションの結果か
らタイミング検証を遅延ばらつきを考慮せずに行う。 更に、エラー判定ステップ７０５でエラーが検出された
か否かを判断し、エラーの場合には詳細検証モードとし
ての詳細タイミング解析７０６を行う。この詳細タイミ
ング解析７０６では、検査対象となる個々の入力端子に
至った信号変化自体が保持している相互の分岐点情報を
照合し、共通して通過した分岐点が存在する場合、その
分岐点以降の遅延に対する遅延ばらつきを考慮してタイ
ミング検証を再度行う。検証終了後、その結果は、出力
結果７０７としてファイルに出力され、再度シミュレー
ションを実行する。しかる後、全てのテストパタンが印
加されるまで、この処理７０８を行い終了する。

【００１９】図８は図５における処理例を説明するため
のフリップフロップ試験接続図である。図８に示すよう
に、この処理例はフリップフロップに対するセットアッ
プホールド検証を示し、ＤＡＴおよびＣＬＫは外部入力
端子、Ｇ１はバッファ８０６、Ｆ１およびＦ２はＤフリ
ップフロップ８０７，８０８である。これらのフリップ
フロップはデータ入力Ｄとクロック入力Ｃの二つの端子
を有する。また、ＯＵＴは外部入力端子である。かかる
論理回路における配線遅延を０と仮定し、Ｇ１の入力か
ら出力まで及びＦ２のＣ入力から出力までの遅延はすべ
て最小遅延を５ｎｓ、最大遅延を１０ｎｓ、標準遅延を
６ｎｓと仮定する。また、セットアップ時間とホールド
時間は、検証が遅延ばらつきを考慮可能な場合ともに３
ｎｓ、考慮不可能な場合はマージンを含めてともに６ｎ
ｓとする。ここで、論理シミュレーションを遅延で行っ
た場合のＦ２のＤとＣ入力でのセットアップホールド検
証を行うとする。しかも、遅延の相対ばらつきは遅延値
の２０％とする。

【００２０】まず、分岐点探索モジュールで分岐点探索
を行う。この分岐点探索においてフリップフロップのク
ロック入力、すなわちＦ１，Ｆ２のＣ入力から外部入力
端子に向けて経路探索を行う。ここで、ファンアウト２
以上のブロックが分岐点と見なされるため、８０６のブ
ロックＧ１分岐点と見なされる。

【００２１】次に、論理シミュレーションを行い、タイ
ミング検証を行う。このとき印加されたテストパターン
においてＤＡＴとＣＬＫの論理値がともに０から１へ変
化する場合を仮定する。尚、８０１はＤＡＴの入力の変
化を示しており、０ｎｓで０から１へ変化することを表
している。また、８０２はＦ１のＣＬＫの入力の変化を
示しており、０ｎｓで０から１へ変化することを表して
いる。８０３はＦ１の入力の変化を示しており、６ｎｓ
で０から１へ変化することを表している。さらに、８０
４はＦ２のＤ入力の変化を示しており、１２ｎｓで０か
ら１へ変化することを表している。また、８０５はＦ２
のＣ入力の変化を示しており、６ｎｓで０から１へ変化
することを表している。

【００２２】以下、フリップフロップＦ２に対してセッ
トアップホールド時間の検証を行った場合を図９および
図１０を参照して考える。

【００２３】図９は図８におけるフリップフロップのホ
ールドエラーが有るときのタイミング図である。図９に
示すように、まず始めに単一の遅延、この場合標準遅延
のみの値で検証を行った場合、Ｆ２のＣの入力が変化し
た後にＦ２のＤの入力が変化するため、９０１に示すよ
うに、６ｎｓのホールド時間が満たされずエラーとなる
。

【００２４】次に、遅延のばらつきを考慮して検証を行
う。この場合、Ｄ入力に起った信号変化とＣ入力に起っ
た信号変化は、ともに分岐点を通過した場合その通過時
刻を信号変化自体が保持している。Ｆ２のＤとＦ２のＣ
はそれぞれＧ１を通過しており、このＧ１が分岐点とな
る。しかるに、遅延ばらつきは分岐点以降を対象とする
ため、Ｇ１以降の経路上での遅延ばらつきを求める。す
なわち、分岐点からＦ２のＤに至る遅延は６ｎｓである
ため、遅延ばらつきは±１．２ｎｓとなる。同様に、Ｆ
２のＣに至る遅延は０ｎｓであるため、遅延ばらつきは
無い。

【００２５】図１０は図８におけるフリップフロップの
ホールドエラーが無いときのタイミング図である。図１
０に示すように、まず分岐点以降の遅延ばらつき１００
１を求めた場合、Ｄ入力の変化は１２ｎｓ±１．２ｎｓ
であり、またＣ入力の変化時刻は６ｎｓとなる。ここで
、３ｎｓのセットアップ／ホールド時間１００２を考慮
しタイミング検証を行う。この遅延の相対ばらつきを考
慮したタイミング検証の結果は最大遅延を仮定したとき
のＣの入力信号の変化の４．８ｎｓ後に最小遅延を仮定
したＤの入力信号の変化が起こることになる。従って、
１１０３は遅延の相対ばらつきを考慮したときのホール
ド時間３ｎｓ満たすことになる。

【００２６】このように、前述した従来例においては、
検証時に回路内部の相対遅延ばらつきを考慮しない場合
の検証に用いる値が遅延ばらつきをマージンとして見込
んでいたため、単純に遅延ばらつきを考慮して検証を行
った場合には、必要以上に遅延ばらつきを考慮してしま
うので、検証結果は正常な回路に対してエラーを検出す
る可能性があったのを、本実施例によれば解消できる。

【００２７】

【発明の効果】以上説明したように、本発明の論理回路
のタイミング検証方法は、検証対象となる論理素子の各
入力の信号伝播経路を求めた後、その信号伝播経路の共
通部分およびその共通部分から各入力部分に至る分岐点
を求め、求められたこの分岐点の情報を保存する一方、
その分岐点での論理シミュレーションの演算を行ない且
つその演算結果をもとに複数の信号伝播経路の演算を行
なって分岐点の遅延の差を排除することにより、必要以
上の遅延のばらつきを考慮した検証を防止することがで
きるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を説明するための論理回路の
タイミング検証におけるシステム構成図である。

【図２】図１における経路・分岐点検索モジュール内部
の動作を説明するための処理フロー図である。

【図３】図１における論理シミュレーションモジュール
内部の動作を説明するための処理フロー図である。

【図４】図１におけるタイミング検証モジュール内部の
動作を説明するための処理フロー図である。

【図５】本発明の他の実施例を説明するための論理回路
のタイミング検証におけるシステム構成図である。

【図６】図５における分岐点検索モジュール内部の動作
を説明するための処理フロー図である。

【図７】図５における論理シミュレーションタイミング
解析コアモジュール内部の動作を説明するための処理フ
ロー図である。

【図８】図５における処理例を説明するためのフリップ
フロップ試験接続図である。

【図９】図８におけるフリップフロップのホールドエラ
ーが有るときのタイミング図である。

【図１０】図８におけるフリップフロップのホールドエ
ラーが無いときのタイミング図である。

【図１１】従来の一例をを説明するためのフリップフロ
ップ試験接続図である。

【符号の説明】

１０１　　　　経路・分岐点検索モジュール１０２　　
　　検査対象ブロック・分岐点情報ファイル１０３　　
　　論理シミュレーションモジュール１０４　　　　検
査対象ブロック・分岐点シミュレーション結果情報ファ
イル １０５　　　　タイミング検証モジュール２０２　　　
　回路接続情報取り込み処理２０３　　　　検証ブロッ
クライブラリ取り込み処理２０４　　　　検査対象ブロ
ック検索 ２０５　　　　経路検索 ２０６　　　　分岐点の判定 ２０７　　　　分岐点情報スタック処理２０８　　　　
複数経路の判定 ２０９　　　　ブロック情報のスタック処理２１０　　
　　全対象ブロック検索判定２１１　　　　ブロック情
報分岐点情報出力処理３０２　　　　遅延タイプの選択
処理 ３０３　　　　シミュレーション条件設定処理３０４　
　　　分岐点・ブロック情報取り込み処理３０５　　　
　論理シミュレーション処理３０６　　　　分岐点・検
査ブロック演算結果出力処理４０２　　　　ブロック情
報・分岐点情報の取り込み処理４０３　　　　シミュレ
ーション演算結果取り込み処理４０４　　　　検査ブロ
ック抽出 ４０５　　　　ブロック対応の分岐点抽出処理４０６　
　　　タイミング検証 ４０７　　　　全ブロックの検証終了判定５０１　　　
　分岐点探索モジュール ５０２　　　　検査対象ブロック分岐点情報５０３　　
　　論理シミュレーションタイミング解析コアモジュー
ル ５０４　　　　検証結果 ６０１　　　　接続情報取り込み ６０２　　　　ライブラリ取り込み処理６０３　　　　
検査対象ブロック検索 ６０４　　　　クロックラインの経路探索６０５　　　
　分岐ブロック判定 ６０６　　　　分岐ブロック情報のスタック６０７　　
　　全経路探索の判定 ６０８　　　　全ブロック探索の判定 ６０９　　　　分岐情報／ブロック情報出力７０１　　
　　実行条件設定 ７０２　　　　回路接続情報等のデータ読み込み７０３
　　　　論理シミュレーション ７０４　　　　タイミング解析 ７０５　　　　エラー判定 ７０６　　　　詳細タイミング解析 ７０７　　　　結果出力

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　検証対象になる論理回路の論理素子か
   ら回路内部の分岐点に至る信号伝播経路を求めるステッ
   プと、前記信号伝播経路の共通部分および前記共通部分
   から各入力部分に至る分岐点を求めるステップと、前記
   回路内部の分岐点および検証を行なう論理素子に対して
   遅延値の異なる複数回の論理シミュレーションの演算を
   行なうステップと、前記演算結果を保存し且つ前記分岐
   点での論理シミュレーションの演算結果をもとに前記論
   理素子の複数の信号伝播経路に共通な経路が存在すると
   きにその共通経路の遅延の差を排除するステップとを有
   し、前記論理回路のタイミング検証を行なうことを特徴
   とする論理回路のタイミング検証方法。
2. 【請求項２】　　論理回路内部のタイミングを決定する
   分岐点を探索するステップと、検証対象となる端子に至
   る入力信号が通過した前記論理回路内部の分岐点の名称
   及び信号伝播時刻を保持するステップとを有し、各検査
   対象端子が保持している変化時刻と分岐点の信号変化時
   刻及び名称とから必要以上の遅延ばらつきを防止したタ
   イミング検証を行うことを特徴とする論理回路のタイミ
   ング検証方法。