JP3011591B2 - 半導体集積回路の誤動作の判定方法 - Google Patents
半導体集積回路の誤動作の判定方法Info
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- JP3011591B2 JP3011591B2 JP5283569A JP28356993A JP3011591B2 JP 3011591 B2 JP3011591 B2 JP 3011591B2 JP 5283569 A JP5283569 A JP 5283569A JP 28356993 A JP28356993 A JP 28356993A JP 3011591 B2 JP3011591 B2 JP 3011591B2
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Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路の誤動
作の判定方法に関する。近年、半導体集積回路の大規模
化に伴い、フリップフロップに供給されるクロック間の
時間のずれによって生ずる回路の誤動作が問題になって
いる。本発明は、パターンレイアウトの作成後に、半導
体集積回路が誤動作するか否かを判定する方法を提供す
ることを目的とする。
作の判定方法に関する。近年、半導体集積回路の大規模
化に伴い、フリップフロップに供給されるクロック間の
時間のずれによって生ずる回路の誤動作が問題になって
いる。本発明は、パターンレイアウトの作成後に、半導
体集積回路が誤動作するか否かを判定する方法を提供す
ることを目的とする。
【０００２】
【従来の技術】近年の大規模半導体集積回路において
は、データ圧縮等を行うデータ処理ＬＳＩに代表される
ような、数百〜数千個のフリップフロップを含むものが
ある。この種の大規模半導体集積回路では、配線面積を
抑えるため、２層アルミ配線技術を適用してこれらフリ
ップフロップにクロック信号を供給するクロックライン
の集積化を図っている。しかし、一方でクロックスキュ
ーと呼ばれるクロック間の時間のずれによって生ずる回
路の誤動作が問題になっている。
は、データ圧縮等を行うデータ処理ＬＳＩに代表される
ような、数百〜数千個のフリップフロップを含むものが
ある。この種の大規模半導体集積回路では、配線面積を
抑えるため、２層アルミ配線技術を適用してこれらフリ
ップフロップにクロック信号を供給するクロックライン
の集積化を図っている。しかし、一方でクロックスキュ
ーと呼ばれるクロック間の時間のずれによって生ずる回
路の誤動作が問題になっている。
【０００３】以下で、このクロックスキュ−による回路
の誤動作を図７乃至図９を参照しながら具体的に説明す
る。今、図７に示す回路において、ＤＦＦ１とＤＦＦ２
に供給されるクロックＣＬＫのずれは全くないはずであ
る。ところが、図に示す回路をＬＳＩ化すると、図８に
示す如く、配線の寄生抵抗Ｒと寄生容量Ｃが存在するよ
うになり、このためクロックＣＬＫ１，ＣＬＫ２の間に
時間のずれを生じる。この時間のずれが、クロックスキ
ューと呼ばれるものである。
の誤動作を図７乃至図９を参照しながら具体的に説明す
る。今、図７に示す回路において、ＤＦＦ１とＤＦＦ２
に供給されるクロックＣＬＫのずれは全くないはずであ
る。ところが、図に示す回路をＬＳＩ化すると、図８に
示す如く、配線の寄生抵抗Ｒと寄生容量Ｃが存在するよ
うになり、このためクロックＣＬＫ１，ＣＬＫ２の間に
時間のずれを生じる。この時間のずれが、クロックスキ
ューと呼ばれるものである。
【０００４】次に、図９に示すタイミング図を参照しな
がら、クロックスキューによる誤動作の問題を説明す
る。 （１）クロックスキューが無い時（正常動作） ＤＦＦ１の入力（ＩＮ１）の変化は、時刻ｔ1で出力Ｏ
１の変化となる。そして、Ｏ１の変化は、時刻ｔ2でＤ
ＦＦ２に取り込まれ、時刻ｔ3でＤＦＦ２の出力Ｏ２と
して出力される。 （２）クロックスキュ−があるとき（誤動作） ＤＦＦ１の出力Ｏ１が、時刻ｔ1’より早くＤＦＦ２の
入力ＩＮ２へ到達してしまうと（本来ならば時刻ｔ2で
ＤＦＦ２へ取り込まれるはずであるが）、クロックスキ
ュー（ｔ1〜ｔ1'）の間にＤＦＦ２に取り込まれ、時刻
ｔ1’で出力Ｏ２として出てしまう。つまり、信号がつ
つ抜けになってしまう。これが、クロックスキューによ
る誤動作である。なお上記の誤動作は、クロックスキュ
ーの値が小さいか、あるいはＤＦＦ１の信号がＯ１から
ＩＮ２へ伝達される時間がクロックスキュー値よりも大
であれば発生しない。
がら、クロックスキューによる誤動作の問題を説明す
る。 （１）クロックスキューが無い時（正常動作） ＤＦＦ１の入力（ＩＮ１）の変化は、時刻ｔ1で出力Ｏ
１の変化となる。そして、Ｏ１の変化は、時刻ｔ2でＤ
ＦＦ２に取り込まれ、時刻ｔ3でＤＦＦ２の出力Ｏ２と
して出力される。 （２）クロックスキュ−があるとき（誤動作） ＤＦＦ１の出力Ｏ１が、時刻ｔ1’より早くＤＦＦ２の
入力ＩＮ２へ到達してしまうと（本来ならば時刻ｔ2で
ＤＦＦ２へ取り込まれるはずであるが）、クロックスキ
ュー（ｔ1〜ｔ1'）の間にＤＦＦ２に取り込まれ、時刻
ｔ1’で出力Ｏ２として出てしまう。つまり、信号がつ
つ抜けになってしまう。これが、クロックスキューによ
る誤動作である。なお上記の誤動作は、クロックスキュ
ーの値が小さいか、あるいはＤＦＦ１の信号がＯ１から
ＩＮ２へ伝達される時間がクロックスキュー値よりも大
であれば発生しない。
【０００５】従来、パターンレイアウト後に上記のクロ
ックスキューをチェックする方法としては、タイミング
検証に関する以下の方法がある。 バック・アノテーション法（Back Annotation法） 本方法は、配線の容量を各ノード毎に算出して、論理シ
ュミュレータへ戻して、論理シミュレーションを実行す
る方法である。しかしながら、同一ノードに接続された
セルについては、同時に信号が到達するとして扱ってい
るので、クロックスキューのような同一ノード上で生ず
る伝搬遅延時間差を識別することはできないという欠点
があった。 必要な回路を抽出する方法 本方法は、レイアウトパターンから必要な回路を抜き出
して、回路シミュレーションを実行する方法である。し
かしながら、必要な回路を抜き出す労力が大きいこと、
回路シミュレーションの条件設定（入力パルスや各ノー
ドの初期電位設定等）が複雑になる欠点があった。さら
に、かかる回路シミュレーションは数時間という長い実
行時間であるとともに、発散により解が得られない場合
がある。 スイッチレベルのシミュレーションによる方法 本方法は、レイアウトパターンからトランジスタレベル
で抽出し、スイッチレベルのシミュレーションを実行す
る方法である。本方法は、トランジスタを単純なスイッ
チに置き換えているので高速に計算できるが、条件設定
（入力パルスび条件や各ノードの初期電位設定等）が複
雑であるとともに、回路シミュレーションに比べて、計
算精度が悪いという欠点があった。
ックスキューをチェックする方法としては、タイミング
検証に関する以下の方法がある。 バック・アノテーション法（Back Annotation法） 本方法は、配線の容量を各ノード毎に算出して、論理シ
ュミュレータへ戻して、論理シミュレーションを実行す
る方法である。しかしながら、同一ノードに接続された
セルについては、同時に信号が到達するとして扱ってい
るので、クロックスキューのような同一ノード上で生ず
る伝搬遅延時間差を識別することはできないという欠点
があった。 必要な回路を抽出する方法 本方法は、レイアウトパターンから必要な回路を抜き出
して、回路シミュレーションを実行する方法である。し
かしながら、必要な回路を抜き出す労力が大きいこと、
回路シミュレーションの条件設定（入力パルスや各ノー
ドの初期電位設定等）が複雑になる欠点があった。さら
に、かかる回路シミュレーションは数時間という長い実
行時間であるとともに、発散により解が得られない場合
がある。 スイッチレベルのシミュレーションによる方法 本方法は、レイアウトパターンからトランジスタレベル
で抽出し、スイッチレベルのシミュレーションを実行す
る方法である。本方法は、トランジスタを単純なスイッ
チに置き換えているので高速に計算できるが、条件設定
（入力パルスび条件や各ノードの初期電位設定等）が複
雑であるとともに、回路シミュレーションに比べて、計
算精度が悪いという欠点があった。
【０００６】
【発明が解決しようとする課題】現在の大規模集積回路
のタイミング誤動作の原因のほとんどがクロックスキュ
ーによるものである。従って、パターンレイアウト後に
このクロックスキューによる誤動作を判定できればよ
い。しかしながら、上述したように、従来方法でこれを
行おうとすると、シミュレーションの実行時間が非常に
長かったり、条件設定が複雑である等の不都合があっ
た。本発明は、かかる従来方法の課題に鑑みて創作され
たものであり、迅速かつ正確に、半導体集積回路の誤動
作を判定する方法を提供することを目的としている。
のタイミング誤動作の原因のほとんどがクロックスキュ
ーによるものである。従って、パターンレイアウト後に
このクロックスキューによる誤動作を判定できればよ
い。しかしながら、上述したように、従来方法でこれを
行おうとすると、シミュレーションの実行時間が非常に
長かったり、条件設定が複雑である等の不都合があっ
た。本発明は、かかる従来方法の課題に鑑みて創作され
たものであり、迅速かつ正確に、半導体集積回路の誤動
作を判定する方法を提供することを目的としている。
【０００７】
【課題を解決するための手段】本発明は、クロックライ
ンと前記クロックラインを駆動するクロックドライバー
と前記クロックラインに接続された複数のフリップフロ
ップを含む半導体集積回路の誤動作の判定方法におい
て、パターンレイアウト情報に基づき前記クロックライ
ンおよびクロックドライバーから成る等価回路を構成
し、前記等価回路に基づいて回路シミュレーションを実
行することによりクロックスキュー値を求め、前記クロ
ックスキュー値および回路接続情報に基づいて最も誤動
作しやすい条件のフリップフロップを検索し、前記フリ
ップフロップを前記等価回路に接続した後に回路シミュ
レーションを再度実行することにより、前記フリップフ
ロップが誤動作するか否かを判定することを特徴として
いる。
ンと前記クロックラインを駆動するクロックドライバー
と前記クロックラインに接続された複数のフリップフロ
ップを含む半導体集積回路の誤動作の判定方法におい
て、パターンレイアウト情報に基づき前記クロックライ
ンおよびクロックドライバーから成る等価回路を構成
し、前記等価回路に基づいて回路シミュレーションを実
行することによりクロックスキュー値を求め、前記クロ
ックスキュー値および回路接続情報に基づいて最も誤動
作しやすい条件のフリップフロップを検索し、前記フリ
ップフロップを前記等価回路に接続した後に回路シミュ
レーションを再度実行することにより、前記フリップフ
ロップが誤動作するか否かを判定することを特徴として
いる。
【０００８】
【作用】上述の手段によれば、クロックラインおよびク
ロックドライバーから成る比較的簡単な等価回路でクロ
ックスキュー値を求めておき、その結果を利用して見つ
けた最も厳しい条件の２つのフリップフロップを上記等
価回路に配置して、回路シミュレーションを再度実行す
るという方法を採用しているので、従来方法と比べて全
体の処理時間が１０分程度と短く（従来は数時間を要し
た）、また計算精度も優れている。
ロックドライバーから成る比較的簡単な等価回路でクロ
ックスキュー値を求めておき、その結果を利用して見つ
けた最も厳しい条件の２つのフリップフロップを上記等
価回路に配置して、回路シミュレーションを再度実行す
るという方法を採用しているので、従来方法と比べて全
体の処理時間が１０分程度と短く（従来は数時間を要し
た）、また計算精度も優れている。
【０００９】
【実施例】以下、本発明の一実施例について詳細に説明
する。図１は、本発明の一実施例の処理の流れを示すフ
ロー図である。図中１は、パターンレイアウト情報１で
あって、クロックラインと前記クロックラインを駆動す
るクロックドライバーと前記クロックラインに接続され
た複数のフリップフロップを含む半導体集積回路のパタ
ーンレイアウト情報を有する。
する。図１は、本発明の一実施例の処理の流れを示すフ
ロー図である。図中１は、パターンレイアウト情報１で
あって、クロックラインと前記クロックラインを駆動す
るクロックドライバーと前記クロックラインに接続され
た複数のフリップフロップを含む半導体集積回路のパタ
ーンレイアウト情報を有する。
【００１０】そのパターンレイアウト情報１からクロッ
クラインのレイアウト情報を抽出する（図中２）。そし
て、そのレイアウト情報に基づいて、クロックラインお
よびクロックドライバーから成る等価回路を構成する。
この等価回路は、クロックラインをＣＲ回路で置き換
え、さらにフリップフロップの入力容量を付加したもの
である。次に、回路シミュレータに入力するプロセスパ
ラメータ情報６に基づいて、回路シミュレーションを実
行し（図中４）、各フリップフロップのクロック端子に
おけるクロックスキュー値を求める（図中５）。この回
路シミューションは、ＣＲ回路網を解くだけなので高速
に実行できる。
クラインのレイアウト情報を抽出する（図中２）。そし
て、そのレイアウト情報に基づいて、クロックラインお
よびクロックドライバーから成る等価回路を構成する。
この等価回路は、クロックラインをＣＲ回路で置き換
え、さらにフリップフロップの入力容量を付加したもの
である。次に、回路シミュレータに入力するプロセスパ
ラメータ情報６に基づいて、回路シミュレーションを実
行し（図中４）、各フリップフロップのクロック端子に
おけるクロックスキュー値を求める（図中５）。この回
路シミューションは、ＣＲ回路網を解くだけなので高速
に実行できる。
【００１１】一方、図中６は、各フリップフロップの相
互の接続情報およびフリップフロップとクロックライン
との接続情報を有する回路接続情報である。この回路接
続情報６に基づいて、クロックラインに接続するフリッ
プフロップを信号の伝搬する順に順序付けを行う（図中
７）。そして、信号を直接伝搬する関係にある２つのフ
リップフロップ（２つのフリップフロップが直列に接続
されているもの）のうち、最も誤動作が起こりやすい条
件のものを検索する（図中８）。この検索は、２つのフ
リップフロップ間のクロックスキュー値およびＱ出力と
Ｄ入力間の遅延時間（ＣＲ時定数）とで判断する。すな
わち、クロックスキュー値が大きい程、またＱ出力とＤ
入力間の遅延時間が短い程、誤動作が起こりやすいと判
断する。なお、信号が直接伝搬する関係にないフリップ
フロップは、誤動作に関係しないので無視している。次
に、このようにして検索した２つのフリップフロップを
上記の等価回路に接続し、回路シミュレーションを実行
する（図中９）。この回路シミュレーションは、ＣＲ回
路網に２つのフリップフロップを付け加えただけのもの
を解いているので、高速に実行される。
互の接続情報およびフリップフロップとクロックライン
との接続情報を有する回路接続情報である。この回路接
続情報６に基づいて、クロックラインに接続するフリッ
プフロップを信号の伝搬する順に順序付けを行う（図中
７）。そして、信号を直接伝搬する関係にある２つのフ
リップフロップ（２つのフリップフロップが直列に接続
されているもの）のうち、最も誤動作が起こりやすい条
件のものを検索する（図中８）。この検索は、２つのフ
リップフロップ間のクロックスキュー値およびＱ出力と
Ｄ入力間の遅延時間（ＣＲ時定数）とで判断する。すな
わち、クロックスキュー値が大きい程、またＱ出力とＤ
入力間の遅延時間が短い程、誤動作が起こりやすいと判
断する。なお、信号が直接伝搬する関係にないフリップ
フロップは、誤動作に関係しないので無視している。次
に、このようにして検索した２つのフリップフロップを
上記の等価回路に接続し、回路シミュレーションを実行
する（図中９）。この回路シミュレーションは、ＣＲ回
路網に２つのフリップフロップを付け加えただけのもの
を解いているので、高速に実行される。
【００１２】そして、回路シミュレーションの結果の判
定を行う（図中１０）。すなわち、フリップフロップが
正常に動作すれば、他のすべてのフリップフロップも正
常動作するとみなせるので、処理を終了する（図中１
１）。フリップフロップが誤動作した場合には、パター
ンレイアウトを変更（クロックドライバーのサイズ、ク
ロックラインの幅等）する（図中１２）。そして、図中
４の回路シミュレーションに戻り、正常動作するまで図
中４乃至図中１０に示す処理を繰り返す。
定を行う（図中１０）。すなわち、フリップフロップが
正常に動作すれば、他のすべてのフリップフロップも正
常動作するとみなせるので、処理を終了する（図中１
１）。フリップフロップが誤動作した場合には、パター
ンレイアウトを変更（クロックドライバーのサイズ、ク
ロックラインの幅等）する（図中１２）。そして、図中
４の回路シミュレーションに戻り、正常動作するまで図
中４乃至図中１０に示す処理を繰り返す。
【００１３】このように、本発明によれば、まずＣＲ回
路に置き換えたクロックラインおよびクロックドライバ
−による等価回路でクロックスキュー値を高速に求めて
おき、その結果を利用して見つけた最も厳しい条件の２
つのフリップフロップを上記等価回路に配置して、回路
シミュレーションを再度実行するという方法を採用して
いるので、従来方法と比べて全体の処理時間が１０分程
度と短く（従来は数時間を要した）、また計算精度も優
れている。
路に置き換えたクロックラインおよびクロックドライバ
−による等価回路でクロックスキュー値を高速に求めて
おき、その結果を利用して見つけた最も厳しい条件の２
つのフリップフロップを上記等価回路に配置して、回路
シミュレーションを再度実行するという方法を採用して
いるので、従来方法と比べて全体の処理時間が１０分程
度と短く（従来は数時間を要した）、また計算精度も優
れている。
【００１４】以下で、上記の各処理の具体例を説明す
る。 （１）パターンレイアウト情報の抽出例（図１の図中２
に対応する） ここでは、パターンレイアウト情報１から、図２に示す
ようなクロックラインのレイアウト情報を抽出してい
る。クロックラインは、幹線２１とその幹線２１から分
岐した複数の支線２２とから成り、幹線２１の一端に
は、駆動用のクロックドライバー２３が接続され、各支
線２２に複数のフリップフロップ２４が接続されてい
る。ここで、クロックの伝搬遅延を小さくするために幹
線２１の幅は、支線２２の幅より大きくしている。
る。 （１）パターンレイアウト情報の抽出例（図１の図中２
に対応する） ここでは、パターンレイアウト情報１から、図２に示す
ようなクロックラインのレイアウト情報を抽出してい
る。クロックラインは、幹線２１とその幹線２１から分
岐した複数の支線２２とから成り、幹線２１の一端に
は、駆動用のクロックドライバー２３が接続され、各支
線２２に複数のフリップフロップ２４が接続されてい
る。ここで、クロックの伝搬遅延を小さくするために幹
線２１の幅は、支線２２の幅より大きくしている。
【００１５】（２）クロックラインの等価回路の構成例 図２に示したクロックラインのレイアウト情報に基づい
て、幹線２１および支線２２をＣＲ回路（２５）に置き
換え、さらにフリップフロップ２４のクロック端子の入
力容量を付加することにより、図３に示すような等価回
路を構成している。ＣＲ回路（２５）は、計算精度を考
慮して、３π型ＣＲ回路（π型ＣＲ回路を３段直列に接
続したもの）で構成している。
て、幹線２１および支線２２をＣＲ回路（２５）に置き
換え、さらにフリップフロップ２４のクロック端子の入
力容量を付加することにより、図３に示すような等価回
路を構成している。ＣＲ回路（２５）は、計算精度を考
慮して、３π型ＣＲ回路（π型ＣＲ回路を３段直列に接
続したもの）で構成している。
【００１６】（３）フリップフロップの順序付け（図１
の図中７に対応） 回路接続情報６に基づいて、図４に示すように、クロッ
クラインに接続するフリップフロップを信号の伝搬する
順に順序付けを行う。 （４）最も誤動作が起こりやすい条件の２つのフリップ
フロップ（ＦＦ）の検索（図１の図中８） ２つのフリップフロップ間のクロックスキュー値および
Ｑ出力とＤ入力間の遅延時間（ＣＲ時定数）とから判断
している。Ｑ出力とＤ入力間に全くＣＲ時定数数が存在
しない場合を仮定しているが、図５に示すようにＱ出力
とＤ入力間にインバータ（ＩＮＶ）等がある場合には、
これによる遅延時間を考慮する。 （４）２つのＦＦを接続した等価回路の構成 上記の検索によって見つかった２つのフリップフロップ
（ＦＦ１，ＦＦ２）を図３に示した等価回路に接続し、
図６に示すような等価回路を構成する。Ｑ出力とＤ入力
間には、実際のパターンに基づいたＣＲ回路を挿入して
いる。そして、この等価回路に基づいて回路シミュレー
ションを実行し、フリップフロップＦＦ２のＱ出力波形
を見て誤動作するか否かを判定する。
の図中７に対応） 回路接続情報６に基づいて、図４に示すように、クロッ
クラインに接続するフリップフロップを信号の伝搬する
順に順序付けを行う。 （４）最も誤動作が起こりやすい条件の２つのフリップ
フロップ（ＦＦ）の検索（図１の図中８） ２つのフリップフロップ間のクロックスキュー値および
Ｑ出力とＤ入力間の遅延時間（ＣＲ時定数）とから判断
している。Ｑ出力とＤ入力間に全くＣＲ時定数数が存在
しない場合を仮定しているが、図５に示すようにＱ出力
とＤ入力間にインバータ（ＩＮＶ）等がある場合には、
これによる遅延時間を考慮する。 （４）２つのＦＦを接続した等価回路の構成 上記の検索によって見つかった２つのフリップフロップ
（ＦＦ１，ＦＦ２）を図３に示した等価回路に接続し、
図６に示すような等価回路を構成する。Ｑ出力とＤ入力
間には、実際のパターンに基づいたＣＲ回路を挿入して
いる。そして、この等価回路に基づいて回路シミュレー
ションを実行し、フリップフロップＦＦ２のＱ出力波形
を見て誤動作するか否かを判定する。
【００１７】
【発明の効果】以上説明したように、本発明によれば、
パターンレイアウト情報からクロックラインによる等価
回路を構成し、その等価回路に基づいて回路シミュレー
ションを実行してクロックスキュー値を求め、その結果
を利用して見つけた最も厳しい条件の２つのフリップフ
ロップを上記等価回路に配置して、回路シミュレーショ
ンを再度実行するという方法を採用しているので、従来
方法では全体の処理に数時間を要していたが、本発明に
よれば１０分程度に短縮され、また計算精度も優れてい
る。これにより、パターンレイアウト作成後に、迅速か
つ正確に、半導体集積回路の誤動作を判定することが可
能となる。
パターンレイアウト情報からクロックラインによる等価
回路を構成し、その等価回路に基づいて回路シミュレー
ションを実行してクロックスキュー値を求め、その結果
を利用して見つけた最も厳しい条件の２つのフリップフ
ロップを上記等価回路に配置して、回路シミュレーショ
ンを再度実行するという方法を採用しているので、従来
方法では全体の処理に数時間を要していたが、本発明に
よれば１０分程度に短縮され、また計算精度も優れてい
る。これにより、パターンレイアウト作成後に、迅速か
つ正確に、半導体集積回路の誤動作を判定することが可
能となる。
【図１】本発明の一実施例に係る処理の流れを示すフロ
ー図である。
ー図である。
【図２】本発明の一実施例に係るクロックラインのレイ
アウト情報を示す図である。
アウト情報を示す図である。
【図３】本発明の一実施例に係る等価回路図である。
【図４】本発明の一実施例に係るフリップフロップの順
序付けを説明する図である。
序付けを説明する図である。
【図５】本発明の一実施例に係るフリップフロップの回
路図である。
路図である。
【図６】本発明の一実施例に係る２つのフリップフロッ
プを接続した等価回路図である。
プを接続した等価回路図である。
【図７】クロックスキューの問題を説明するための回路
図である。
図である。
【図８】クロックスキューの問題を説明するための回路
図である。
図である。
【図９】クロックスキューの問題を説明するためのタイ
ミング図である。
ミング図である。
１ パターンレイアウト情報 ２ パターンレイアウト情報の抽出 ３ プロセスパラメータ情報 ４ 回路シミュレーション ５ クロックスキュー値 ６ 回路接続情報 ７ フリップフロップの順序付け ８ フリップフロップの検索 ９ 回路シミュレーション １０ 結果判定 １１ 終了 １２ パターンレイアウトの条件変更 ２１ 幹線 ２２ 支線 ２３ クロックドライバー ２４ フリップフロップ ２５ ＣＲ回路 ２６ フリップフロップの入力容量 ＣＬＫ１，ＣＬＫ２ クロック ＤＦＦ１，ＤＦＦ２ Ｄフリップフロップ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 21/82 Ｔ Ｇ０１Ｒ 31/28 Ｆ (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H01L 21/82 G01R 31/28
Claims (1)
- 【請求項１】 クロックラインと前記クロックラインを
駆動するクロックドライバーと前記クロックラインに接
続された複数のフリップフロップを含む半導体集積回路
の誤動作の判定方法において、 パターンレイアウト情報に基づき前記クロックラインお
よびクロックドライバーから成る等価回路を構成し、前
記等価回路に基づいて回路シミュレーションを実行する
ことによりクロックスキュー値を求め、 前記クロックスキュー値および前記複数のフリップフロ
ップの接続情報に基づいて最も誤動作しやすい条件のフ
リップフロップを検索し、 前記フリップフロップを前記等価回路に接続した後に回
路シミュレーションを再度実行することにより、前記フ
リップフロップが誤動作するか否かを判定することを特
徴とする半導体集積回路の誤動作の判定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5283569A JP3011591B2 (ja) | 1993-11-12 | 1993-11-12 | 半導体集積回路の誤動作の判定方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5283569A JP3011591B2 (ja) | 1993-11-12 | 1993-11-12 | 半導体集積回路の誤動作の判定方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141412A JPH07141412A (ja) | 1995-06-02 |
| JP3011591B2 true JP3011591B2 (ja) | 2000-02-21 |
Family
ID=17667229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5283569A Expired - Fee Related JP3011591B2 (ja) | 1993-11-12 | 1993-11-12 | 半導体集積回路の誤動作の判定方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3011591B2 (ja) |
-
1993
- 1993-11-12 JP JP5283569A patent/JP3011591B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07141412A (ja) | 1995-06-02 |
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