JP2000222452A - 論理合成最適化方法及びその装置 - Google Patents

Abstract

(57)【要約】 【課題】人手介入を排除して判断ミスなくフォールス・
パスを設定し、ＬＳＩ記述に含まれる冗長性を削除して
チップサイズを縮小し開発コストを低減する。 【解決手段】ＬＳＩのハードウェア記述のうち解析非対
象パス設定、及び冗長部分について、リグレッション・
テスト結果からフォールス・パス及び不活性な記述ブロ
ックをソフトウェアで自動抽出し、人手を介することな
くこれを削除する。このため判断ミスのないフォールス
・パスの設定が可能になり、論理合成最適化時に不必要
な記述ブロックが解析対象から外れるため、高速に動作
する回路の生成と最適化時間の短縮が可能になる。ま
た、静的解析では見出だすことができない回路冗長性を
発見することにより回路の合理化を図ると同時に、論理
合成時間、論理最適化時間、静的消費電力解析時間の短
縮を図ることができる。このためチップ・サイズの縮小
と開発コストの削減が可能になる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ハードウエア記述
言語によるＬＳＩ回路の設計方法に係り、特にこれを論
理回路として具体化する際の最適化設計方法に関するも
のである。

【０００２】

【従来の技術】従来のＬＳＩ回路の設計方法にはチップ
レベルで論理合成を行う際、フォールス・パス設定が極
めて困難であるため、フォールス・パス設定が不十分な
まま論理合成が行われるものがある。ここでフオールス
・パスとは、タイミング解析において考慮する必要のな
い論理パスのことをいう。

【０００３】このように、当該ＬＳＩ回路にフォールス
・パスが含まれたまま論理合成を進めれば、これらのフ
ォールス・パスを含む多くの不必要な解析を強いられる
ことになり、また、目標性能のＬＳＩ回路を生成するこ
とができないという問題があった。

【０００４】例えば、論理合成前にフォールス・パスが
含まれたままの状態でＬＳＩの動作特性評価を行い、動
作周波数１００ＭＨｚが得られていたとする。一方、同
じ機能のＬＳＩの動作特性をシミュレーションより求
め、動作周波数１５０ＭＨｚが得られたとすれば、動作
周波数の１５０ＭＨｚから１００ＭＨｚへの低下に対応
する論理パスは事実上フォールス・パスであり、タイミ
ングを考慮する必要がないと考えることができる。

【０００５】このようにフォールス・パスが含まれたま
まの状態で論理合成を行えば、ＬＳＩ回路に含まれるフ
ォールス・パスがクリティカル・パスとなることがある
ため動作周波数を改善することができない場合がある。

【０００６】フォールス・パス設定が困難な理由は、タ
イミング解析ツールから得られる膨大な量のタイミング
レポートを逐一人手で解析して、フォールス・パスか否
かを判断しなければならないこと、複数の機能ブロック
を経由するパスがほとんどであるため、この判断が非常
に難しいこと、及び、一度フォールス・パスの除去を行
っても、他のフオールス・パスが新たなフォールス・パ
スとして出現するため、この作業が収束する目途が立た
ないことがあげられる。

【０００７】このため、１００％の確度でフォールス・
パスを設定することは事実上不可能であり、また、フォ
ールス・パス設定に当たり判断ミスがあれば、回路設計
上の致命的な問題となることも人手による設定作業を困
難にする大きな問題点となつていた。

【０００８】さらに、回路機能の記述に冗長性を含む場
合には論理合成に余分な時間がかかること、静的消費電
力の解析において余分な消費電力解析時間がかかるこ
と、及び、チップサイズが大きくなること等が問題とな
る。これらは、いずれもＬＳＩの開発コストを増大させ
る要因となるので、従来の論理合成の問題点とされてき
た。

【０００９】

【発明が解決しようとする課題】上記したように従来の
論理合成には、人手によるフォールス・パスの設定作業
が極めて困難であり、さらに、記述に冗長性を含む場合
には論理合成に余分な時間がかかるという問題があっ
た。

【００１０】本発明は上記の問題点を解決すべくなされ
たものであり、回路機能の検証結果不活性となった論理
パスをフォールスパスと見なすことができる点に着目
し、フォールス・パス設定に当たり人手介入を極力排除
し、判断ミスを生じることなくフォールス・パスを設定
し、さらに、記述に冗長性を含む場合の対策を講じた論
理合成最適化方法及びその装置を提供することにより、
ＬＳＩの性能向上とチップサイズの縮小を図り、開発コ
ストを大幅に低減することを目的とする。

【００１１】

【課題を解決するための手段】本発明の論理合成最適化
方法及びその装置は、ＬＳＩ設計に用いられるハードウ
ェア記述言語（以下ＨＤＬ; Hardware Description Lan
guage と略称する）において、記述に含まれる解析非対
象部分を自動抽出し、タイミング最適化時にフォールス
・パス等の解析非対象パスを指定するファィル（コマン
ドの集合からなるファイル）の自動生成を行い、解析時
間の短縮と回路解析の効率化を図ることを特徴とする。
また、記述に含まれる冗長部分を自動削除することによ
り、効率の良いＬＳＩ設計と開発コストの削減を行うこ
とを目標とする。

【００１２】具体的には、本発明の論理合成最適化方法
は、ＨＤＬで設計されたＬＳＩ回路の機能を十分検証す
ることができるテスト・ベンチが存在する場合におい
て、このテスト・ベンチによる前記ＬＳＩ回路の回路機
能の検証結果から、前記ＬＳＩ回路のハードウェア記述
における活性化情報を自動抽出する第１のステップと、
この自動抽出された活性化情報からフォールス・パスを
自動検出する第２のステップと、この自動検出されたフ
ォールス・パスをタイミング最適化のためのフォールス
・パス設定スクリプトとして自動生成する第３のステッ
プとを有することを特徴とする。

【００１３】ここで、フオールス・パス設定スクリプト
とは、テストベンチによる全テスト結果から、実際に活
性化されなかったパス（フォールス・パス）を設定する
ためのコマンドの集合からなるファイルのことである。
なお、テストベンチとは、設計段階において回路動作を
検証するために入力するテストパターンの集合のことを
いう。

【００１４】このようにフオールス・パスの設定を自動
化すれば、判断ミスのないフォールス・パス設定が可能
になる。また、不必要なパスが論理最適化時に解析対象
から外れるため、より高速に動作するＬＳＩ回路の生成
と最適化時間の短縮を図ることができる。

【００１５】また、本発明の論理合成最適化方法は、前
記テスト・ベンチによる前記ＬＳＩ回路の回路機能の検
証結果から、前記ＬＳＩ回路のハードウェア記述におけ
る活性化情報を自動抽出する第１のステップと、この自
動抽出された活性化情報から、前記ＬＳＩ回路のハード
ウェア記述における不活性部分を自動検出する第２のス
テップと、この自動検出された不活性部分を自動修正す
る第３のステップとを有することを特徴とする。

【００１６】また、本発明の論理合成最適化方法は、Ｌ
ＳＩ回路のネットリストの機能を検証するテスト・ベン
チが存在する場合において、このテスト・ベンチによる
前記ネットリストの機能検証結果から、前記ネットリス
トの全てのノードの活性化率を自動算出する第１のステ
ップと、前記全てのノードの活性化率から不活性ノード
を自動抽出し、前記ネットリストに含まれる不活性パス
を自動的に設定する第２のステップと、前記ネットリス
トに含まれる不活性パスからタイミング解析ツールに入
力するフォールス・パス設定用スクリプトを自動設定す
る第３のステップとを有することを特徴とする。

【００１７】また、本発明の論理合成最適化方法は、前
記テスト・ベンチによる前記ネットリストの機能検証結
果から、前記ネットリストに含まれる不活性パスを自動
抽出する第１のステップと、前記ネットリストに含まれ
る不活性パスからタイミング解析ツールに入力するフォ
ールス・パス設定用スクリプトを自動設定する第２のス
テップとを有することを特徴とする。

【００１８】本発明の論理合成最適化装置は、ハードウ
ェア記述言語で設計されたＬＳＩ回路の機能を検証する
テスト・ベンチと、このテスト・ベンチによる前記ＬＳ
Ｉ回路の回路機能の検証結果から、前記ＬＳＩ回路のハ
ードウェア記述における活性化情報を自動抽出する抽出
手段と、この自動抽出された活性化情報から前記ＬＳＩ
回路のハードウェア記述における不活性部分を自動検出
する検出手段と、この自動検出された不活性部分を自動
修正する修正手段とを具備することを特徴とする。

【００１９】このようにして、静的解析では見出だすこ
とが不可能であった回路冗長性を発見し、回路の合理化
を図ると同時に論理合成時間、論理最適化時間、静的消
費電力解析時間、チップ・サイズの縮小化を図り、開発
コストを削減することが可能になる。

【００２０】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を詳細に説明する。図１は、本発明の第１の実
施の形態に係る、フォールス・パスを自動設定すること
ができるタイミング解析の処理フローを示す図である。
第１の実施の形態では、ＨＤＬ記述のＬＳＩ回路の全て
のノードに関する不活性情報からフォールス・パスを特
定した後、タイミング解析ツール用のフォールス・パス
を自動設定してＬＳＩ回路のタイミング解析を行う。

【００２１】すなわち、図１に示すように、ＨＤＬ記述
１のＬＳＩ回路に対して、リグレッション２の過程で全
ての機能検証を行うと同時に、活性化情報自動抽出３の
過程でＬＳＩ回路内の全てのノードについて活性化率を
求め、活性化情報４に保存する。

【００２２】次に、活性化情報４を用いてフォールス・
パス自動抽出５を実行し、活性化されないノードを抽出
してフォールス・パス情報６に保存する。この過程でＨ
ＤＬ記述のＬＳＩ回路の内、タイミング解析において考
慮する必要のないフォールス・パスが特定される。

【００２３】引き続きフォールス・パス情報６からフォ
ールス・パス設定スクリプト自動生成７を実行し、タイ
ミング解析ツール用のフォールス・パス設定スクリプト
８を生成する。フオールス・パス設定スクリプトはフオ
ールス・パスを設定するためのコマンドの集合であるか
ら、これをタイミング解析ツール９に入力してタイミン
グ解析の対象とするＬＳＩ回路にフオールス・パスを設
定した後、タイミング最適化１０を実行すれば、所望の
動作特性のＬＳＩ回路を得ることができる。

【００２４】先にのべたように、従来、逐一人手解析に
よりフォールス・パスか否かを判断することは事実上不
可能であったが、第１の実施の形態の処理フローを用い
れば、人手を介することなく自動的にフォールス・パス
が設定されるので、ＬＳＩ回路の設計におけるフォール
ス・パスの判断ミスを回避することができる。

【００２５】次に、図２を用いて本発明の第２の実施の
形態について説明する。第２の実施の形態では回路中に
おける不活性部分を抽出すること、及び、不要な回路部
分を自動削除する（回路記述上に修正を施す）こと、す
なわち、回路機能を修正することが第１の実施の形態に
比べて異なっている。

【００２６】図２は、本発明の第２の実施の形態におけ
る、ＨＤＬ記述のＬＳＩ回路に含まれる不活性部分を自
動削除する処理フローを示す図である。ここで不活性部
分とは、例えば冗長サブモジュールや冗長論理ブロック
のことである。

【００２７】第２の実施の形態では、対象とするＬＳＩ
回路のＨＤＬ記述２１のリグレッション２２の過程で、
前記ＬＳＩ回路の全ての機能検証を行うと同時に、活性
化情報自動抽出２３の過程で、ＬＳＩ回路内の全てのノ
ードに関し活性化記述情報２４を作成し保存する。

【００２８】次に、不活性部分検出２５の過程で、前記
活性化記述情報２４から不活性記述情報２６を作成し保
存する。この過程で特定された不活性部分を、ＨＤＬ自
動修正２７の過程で対象ＬＳＩ回路から削除することに
より、前記ＬＳＩ回路のＨＤＬ記述を自動修正する。

【００２９】修正後のＨＤＬ２８を用いて論理最適化２
９を実施するすれば所望のＬＳＩ回路を得ることができ
る。このようにして、対象とするＬＳＩ回路から冗長サ
ブモジュールや冗長論理ブロックを削除することによ
り、論理合成後の回路の大幅なサイズの縮小と、回路解
析時間の短縮を図ることができる。

【００３０】なお、図２に示す第２の実施の形態の処理
フローは、当初のＨＤＬ記述２１から論理最適化２９の
過程まで、記述の抽象度を落とすことなく実行すること
もできるし、論理最適化２９の過程において例えばゲー
トレベル等、より下位の記述レベルとなるように記述の
抽象度を落して実行することもできる。なお、前記処理
フローを全て下位の記述レベルで実行できることはいう
までもない。

【００３１】また、図２に示す第２の実施の形態の処理
フローは、ＨＤＬ記述で設計されたＬＳＩ回路の機能を
検証するテスト・ベンチと、このテスト・ベンチによる
ＬＳＩ回路の回路機能の検証結果からＬＳＩ回路のＨＤ
Ｌ記述における活性化情報を自動抽出する抽出手段と、
この自動抽出された活性化情報からＬＳＩ回路のＨＤＬ
記述における不活性部分を自動検出する検出手段と、こ
の自動検出された不活性部分を自動修正する修正手段と
を具備する論理合成最適化装置により、効果的に処理さ
れることはいうまでもない。

【００３２】次に、図３を用いて本発明の第３の実施の
形態について説明する。第３の実施の形態では、ＨＤＬ
記述をネットリストのみに絞ったこと、及びノードまで
特定した不活性情報を扱うことが、第１の実施の形態と
異なる。

【００３３】図３は、本発明の第３の実施の形態に係
る、フォールス・パス自動設定の処理フローを示す図で
ある。第３の実施の形態では、上記のようにフォールス
・パス自動設定の対象がＬＳＩ回路のネットリストであ
ることが、第１の実施の形態と異なっている。ここでネ
ットリストとは、ＬＳＩ回路の論理接続関係を規定する
リストのことである。

【００３４】始めに、解析の対象とするＬＳＩ回路のネ
ットリスト３１についてリグレッション・テスト３２を
行い、全てのノードの活性化率をノードの活性化率３３
として保存する。

【００３５】次に、不活性ノード抽出３４及び不活性パ
ス特定３５の過程で、前記全てのノードの活性化率か
ら、活性化率がゼロのフォールス・パスを特定し、フォ
ールス・パス設定用スクリプト生成３６の過程で、タイ
ミング解析ツール用のフォールス・パス設定スクリプト
３７を生成する。このフォールス・パス設定スクリプト
３７のコマンドをタイミング解析ツール３８に入力する
ことにより、ネットリスト３１にフオールス・パスを設
定する。

【００３６】さらに前記ネットリスト３１のＬＳＩ回路
の論理接続情報をタイミング最適化３９に用いて、対象
とするＬＳＩ回路のタイミング特性を最適化することが
できる。

【００３７】このようにすれば、人手を介することなく
自動的にフォールス・パスが設定されるので、ＬＳＩ回
路の設計におけるフォールス・パスの判断ミスを回避す
ることが可能となり、動作特性の優れたＬＳＩ回路を得
ることができる。

【００３８】次に、図４を用いて本発明の第４の実施の
形態について説明する。第４の実施の形態では、ＨＤＬ
記述をネットリストのみに絞ったこと、及び直接不活性
パスを特定することが第１の実施の形態と異なる。

【００３９】第４の実施の形態では、第３の実施の形態
と同様、はじめにタイミング解析の対象とするＬＳＩ回
路のネットリスト４１について、リグレッション・テス
ト４２を行うのであるが、このリグレッション・テスト
４２の過程では、前記第３の実施の形態と異なり、全て
のノードの活性化率を算出する代わりに活性化率がゼロ
のノードを出力し、不活性パス４３として保存する。

【００４０】その後、フォールス・パス設定用スクリプ
ト生成４４の過程で、タイミング解析ツール用のフォー
ルス・パス設定スクリプト４５を生成し、このフォール
ス・パス設定スクリプト４５のコマンドをタイミング解
析ツール４６に入力することにより、ネットリスト４１
にフオールス・パスを設定し、同時に前記ネットリスト
４１のＬＳＩ回路の論理接続情報をタイミング最適化４
７に用いて、対象とするＬＳＩ回路のタイミング特性を
最適化する過程は、前記第３の実施の形態と同様であ
る。

【００４１】第４の実施の形態の処理フローは、機能的
には前記第３の実施の形態と同様であるから、同様に、
動作特性の優れたＬＳＩ回路が得られることはいうまで
もない。

【００４２】ここで、タイミング解析ツールは、遅延解
析やタイミング違反解析を行うツールそのものを意味
し、タイミング最適化は、タイミング違反を生じている
回路部分を修正する処理のことである。タイミング最適
化については、タイミング解析機能を併せ持つタイミン
グ最適化ツールを用いてもよく、また、修正量が少ない
場合には最適化ツールに頼らずに、人手で修正してもよ
い。

【００４３】次に、図５を用いて本発明の第５の実施の
形態について説明する。以下、図５〜図８に示す第５〜
第８の実施の形態は、全て第２の実施の形態を具体化し
たものであり、数種の具体例について対象とするＬＳＩ
回路のＨＤＬ記述からリグレッション・テストで不活性
なＬＳＩ回路部分を削除する場合が示されている。

【００４４】図５（ａ）は、リグレッション・テストで
不活性であった、矢印（１）のサブモジュールＳＵＢＭ
１（ｓｏ１，ｓｉ１，ｓｉ２）を含むモジュールＭ１
（ａ，ｂ，ｃ）のＨＤＬ記述部分が示されている。

【００４５】ここでａ、ｂはモジュールの入力信号、ｃ
はその出力信号である。ｓｉ１、ｓｉ２、ｓｉ３、ｓｉ
４、…、はサブモジュールの入力信号、ｓｏ１、ｓｏ
２、…、はサブモジュールの出力信号である。

【００４６】インスタンスｉｎｓｔ１、ｉｎｓｔ２は、
サブモジュールにおける結線の違いをＳＵＢＭ１（ｓｏ
１，ｓｉ１，ｓｉ２）、ＳＵＢＭ１（ｓｏ２，ｓｉ３，
ｓｉ４）のように入出力信号の相違として示している。
すなわち、図５（ａ）において矢印で示すインタンス、
ｉｎｓｔ１の結線状態にあるサブモジュールＳＵＢＭ１
（ｓｏ１，ｓｉ１，ｓｉ２）が不活性であることを示し
ている。なお、モジュール、サブモジュール等の不活性
状態は出力信号の不活性により判断される。

【００４７】すなわち、リグレッション・テストにおい
て出力信号ｓｏ１が不活性であれば、図５（ａ）の矢印
（１）に示す不要ビットｓｏ１を含むｉｎｓｔ１を削除
し、図５（ｂ）の矢印（２）に示す本発明の修正回路を
得ることができる。

【００４８】このような修正回路を用いれば、考慮すべ
き対象信号の減少により、接続元または接続先への他の
マクロの割り付けによる面積、及び回路速度の向上を期
待することができる。

【００４９】次に、図６を用いて本発明の第６の実施の
形態について説明する。図６は、本発明の第６の実施の
形態に係る、ＨＤＬ記述中の冗長ブロック削除の例を示
す図である。第６の実施の形態では、リグレッション・
テスト結果より設定される不活性状態に対しＨＤＬ記述
中の不活性ブロックを削除する。

【００５０】図６（ａ）は、本発明の実施前のＨＤＬ記
述部分を示す図である。このＨＤＬ記述部分はインスタ
ンスｉｎｓｔ１、ｉｎｓｔ２、ｉｎｓｔ３、…、のサブ
モジュールＳＵＢＭ１（ｓｏ１，ｓｉ１，ｓｉ２）、Ｓ
ＵＢＭ１（ｓｏ２，ｓｉ３，ｓｉ４）、ＳＵＢＭ２（ｓ
ｏ３，ｓｉ５，ｓｉ６）を含むモジュールＭ１（ａ，
ｂ，ｃ）と、ＳＵＢＭ１（ｄ，ｅ，ｆ）を独立のモジュ
ールとする部分とから構成される。

【００５１】リグレッション・テストにおいて出力信号
ｓｏ１、ｓｏ２、及び出力信号ｄが不活性であれば、図
６（ａ）の矢印（１）、（２）に示すＳＵＢＭ１からな
るインスタンスｉｎｓｔ１、ｉｎｓｔ２と独立のモジュ
ールであるＳＵＢＭ１（ｄ，ｅ，ｆ）とが不活性とな
り、これらを冗長ブロックとして削除し、図６（ｂ）の
矢印（３）に示す本発明の修正回路を得ることができ
る。このように、不活性なモジュールをセットとして削
除することにより、論理合成後の回路の大幅なサイズ縮
小が可能となる。

【００５２】次に、図７を用いて本発明の第７の実施の
形態について説明する。図７は、本発明の第７の実施の
形態に係る、ＨＤＬ記述中の信号のバス表現における不
要ビット削除の例を示す図である。ここで信号のバス表
現とは、データバスで転送される多ビット構成の入出力
信号の表示であり、不要ビット削除とは、前記多ビット
構成の信号の内、リグレッション・テストで不活性であ
ったビットを削除することをいう。第７の実施の形態で
は、２５６（０〜２５５）ビットの入出力信号をもつモ
ジュールに対するリグレッション・テストの結果、１２
８ビットが不活性であった場合の論理合成、論理最適化
の例について説明する。

【００５３】図７（ａ）において、ｉｎｐｕｔ［０：２
５５］ａ，ｂは入力信号ａ、ｂがそれぞれ２５６ビット
のビット幅を有すること、ｏｕｔｐｕｔ［０：２５５］
ｃは出力信号ｃが２５６ビットのビット幅を有すること
を示している。

【００５４】同様にＭＢ６４（ｃ［０：６３］，ａ
［０：６３］，ｂ［０：６３］）、及びＭＢ６４（ｃ
［６４：１２７］，ａ［６４：１２７］，ｂ［６４：１
２７］）は、出力信号ｃ及び入力信号ａ、ｂの内、前半
の６４ビットと後半の６４ビットの信号が、それぞれイ
ンスタンスｉｎｓｔ１、ｉｎｓｔ２のサブモジュールＭ
Ｂ６４に分割して配置されることを示している。

【００５５】リグレッション・テストの結果、出力信号
ｃの内１２８ビット（２５６ビットの内、後半の１２８
〜２５５ビット）が不活性であれば、これに対応する入
出力信号を削除し、図７（ｂ）に示す回路が得られる。

【００５６】この図７（ｂ）の回路を論理最適化すれ
ば、図７（ｃ）に示すように、前記入力信号ａ、ｂ及び
出力信号ｃの内前半の６４ビット（０〜６３）と、これ
に続く後半の６４ビット（６４〜１２７）の入力信号
ａ、ｂ及び出力信号ｃを備えるサブモジュールＭＢ６４
からなる２つのインスタンスｉｎｓｔ１とｉｎｓｔ２と
が合成されて、１つのサブモジュールＭＢ１２８（ｃ
［０：１２７］，ａ［０：１２７］，ｂ［０：１２
７］）からなるインスタンス１に変化する。

【００５７】このように、モジュールＭ１の入出力信号
ａ、ｂ、ｃのビット数が半減し、かつ論理合成によりイ
ンスタンス数が半減することにより、論理合成後の回路
の大幅なサイズ縮小と、回路解析時間の短縮とを図るこ
とが可能となる。

【００５８】次に、図８を用いて本発明の第８の実施の
形態について説明する。第８の実施の形態では、ＲＴＬ
記述におけるレジスタを対象とし、リグレッション・テ
ストの結果、状態遷移が一度も生じなかったレジスタの
ステートを削除する例についてのべる。

【００５９】図８（ａ）において、モジュールＭ１は入
力信号ａ、ｂ及び出力信号ｃの他に入力信号としてクロ
ックｃｌｋをさらに備えている。ｒｅｇ［０：３１］は
モジュールＭ１が３２ビットのレジスタからなり、ｓｔ
ｓｒｅｇはレジスタのステータス（状態）を示すパラメ
ータである。

【００６０】次の行のａｌｗａｙｓ ａｔ（ｐｏｓｅｄ
ｇｅ ｃｌｋ）で、常にクロック信号のポシティブ・エ
ッジでレジスタの状態を規定することを意味する。ｃａ
ｓｅ（ｓｔｓｒｅｇ）でレジスタのステータスの確認を
タスクとすることを宣言し、図１（ａ）の矢印で示す、
リグレッション・テストで不活性であったステートＳＴ
ＡＴＥ２が確認されるので、図８（ｂ）に示すようにＳ
ＴＡＴＥ２を削除して修正回路を得ることができる。こ
のようにして、回路サイズの縮小と回路解析時間の短縮
を図ることができる。

【００６１】なお本発明は上記の実施の形態に限定され
ることはない。その他本発明の要旨を逸脱しない範囲
で、種々変形して実施することができる。

【００６２】

【発明の効果】上述したように、本発明の論理合成最適
化方法、及びその装置によれば、ＨＤＬで記述されたＬ
ＳＩの機能検証を行うに十分なテストベンチが揃ってい
るときに、リグレッション・テスト結果から、ＬＳＩの
ハードウェア記述のうち解析非対象パス、及び冗長部分
を抽出し、不活性な論理パス及び記述ブロックをソフト
ウェアで自動抽出することが可能になり、人手を介する
ことなくこれを削除することができる。

【００６３】本発明の論理合成最適化方法、及びその装
置によれば、判断ミスのないフォールス・パスの設定・
削除が可能になり、論理合成最適化時に不必要な論理パ
ス及び記述ブロックが解析対象から外れるため、高速に
動作する回路の生成が可能になる。また、静的解析では
見出だすことができない回路冗長性を発見することによ
り回路の合理化を図ると同時に、論理合成時間、論理最
適化時間、静的消費電力解析時間の短縮を図ることがで
きる。このためチップ・サイズの縮小と開発コストの削
減が可能になる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に係るＨＤＬ記述に
おけるタイミング最適化方法の処理フローを示す図。

【図２】本発明の第２の実施の形態のＨＤＬ記述におけ
る論理最適化方法の処理フローを示す図。

【図３】本発明の第３の実施の形態のネットリストを用
いたタイミング最適化方法の処理フローを示す図。

【図４】本発明の第４の実施の形態のネットリストを用
いたタイミング最適化の他の方法の処理フローを示す
図。

【図５】本発明の第５の実施の形態に係るＨＤＬ記述に
おける不活性部分の削除例を示す図。

【図６】本発明の第６の実施の形態に係るＨＤＬ記述に
おける冗長ブロックの削除例を示す図。

【図７】本発明の第７の実施の形態に係るバス表現にお
ける不要ビットの削除と論理最適化の例を示す図。

【図８】本発明の第８の実施の形態のＲＴＬ記述におけ
る不活性なステートの削除例を示す図。

【符号の説明】

１、２１…ＨＤＬ記述 ２、２２…リグレッション ３、２３…活性化情報自動抽出 ４…活性化情報 ５…フォールス・パス自動検出 ６…フォールス・パス情報 ７…フォールス・パス設定スクリプト自動生成 ８…フォールス・パス設定スクリプト ９…タイミング解析ツール １０…タイミング最適化 ２４…活性化記述情報 ２５…不活性部分抽出 ２６…不活性記述情報 ２７…ＨＤＬ自動修正 ２８…修正後のＨＤＬ ２９…論理最適化 ３１、４１…ネットリスト ３２、４２…リグレッション・テスト ３３…ノードの活性化率 ３４…不活性ノード抽出 ３５…不活性パス特定 ３６、４４…フォールス・パス設定用スクリプト生成 ３７、４５…フォールス・パス設定用スクリプト ３８、４６…タイミング解析ツール ３９、４７…タイミング最適化 ４３…不活性パス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 小西 勝也 神奈川県川崎市幸区堀川町580番１号 株 式会社東芝半導体システム技術センター内 Ｆターム(参考） 5B046 AA08 BA03 5F064 BB31 DD03 DD39 HH05 HH06 HH08 HH10 HH13

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ハードウェア記述言語で設計されたＬＳ
   Ｉ回路の機能を検証するテスト・ベンチが存在する場合
   において、 このテスト・ベンチによる前記ＬＳＩ回路の回路機能の
   検証結果から、前記ＬＳＩ回路のハードウェア記述にお
   ける活性化情報を自動抽出する第１のステップと、 この自動抽出された活性化情報からフォールス・パスを
   自動検出する第２のステップと、 この自動検出されたフォールス・パスをタイミング最適
   化のためのフォールス・パス設定スクリプトとして自動
   生成する第３のステップと、 を有することを特徴とする論理合成最適化方法。
2. 【請求項２】 ハードウェア記述言語で設計されたＬＳ
   Ｉ回路の機能を検証するテスト・ベンチが存在する場合
   において、 このテスト・ベンチによる前記ＬＳＩ回路の回路機能の
   検証結果から、前記ＬＳＩ回路のハードウェア記述にお
   ける活性化情報を自動抽出する第１のステップと、 この自動抽出された活性化情報から前記ＬＳＩ回路のハ
   ードウェア記述における不活性部分を自動検出する第２
   のステップと、 この自動検出された不活性部分を自動修正する第３のス
   テップと、 を有することを特徴とする論理合成最適化方法。
3. 【請求項３】 ＬＳＩ回路のネットリストの機能を検証
   するテスト・ベンチが存在する場合において、 このテスト・ベンチによる前記ネットリストの機能検証
   結果から、前記ネットリストの全てのノードの活性化率
   を自動算出する第１のステップと、 前記全てのノードの活性化率から不活性ノードを自動抽
   出し、前記ネットリストに含まれる不活性パスを自動的
   に設定する第２のステップと、 前記ネットリストに含まれる不活性パスからタイミング
   解析ツールに入力するフォールス・パス設定用スクリプ
   トを自動設定する第３のステップと、 を有することを特徴とする論理合成最適化方法。
4. 【請求項４】 ＬＳＩ回路のネットリストの機能を検証
   するテスト・ベンチが存在する場合において、 このテスト・ベンチによる前記ネットリストの機能検証
   結果から、前記ネットリストに含まれる不活性パスを自
   動抽出する第１のステップと、 前記ネットリストに含まれる不活性パスからタイミング
   解析ツールに入力するフォールス・パス設定用スクリプ
   トを自動設定する第２のステップと、 を有することを特徴とする論理合成最適化方法。
5. 【請求項５】 ハードウェア記述言語で設計されたＬＳ
   Ｉ回路の機能を検証するテスト・ベンチと、 このテスト・ベンチによる前記ＬＳＩ回路の回路機能の
   検証結果から、前記ＬＳＩ回路のハードウェア記述にお
   ける活性化情報を自動抽出する抽出手段と、 この自動抽出された活性化情報から前記ＬＳＩ回路のハ
   ードウェア記述における不活性部分を自動検出する検出
   手段と、 この自動検出された不活性部分を自動修正する修正手段
   と、 を具備することを特徴とする論理合成最適化装置。