JP2001035925A - 半導体集積回路の設計方法 - Google Patents

半導体集積回路の設計方法

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Abstract

(57)【要約】 【課題】 半導体集積回路の設計時におけるタイミング
解析用の寄生素子の抽出を短時間で効率良く行なえるよ
うにする。 【解決手段】 ネットリストを読み込んだ後、レイアウ
トデータ作成工程ＳＴ００２及びレイアウトデータ出力
工程ＳＴ００３において、ネットリストに基づいてレイ
アウトデータを作成する。これらと並行して、バス選別
工程ＳＴ００４において、ネットリストに基づいて各パ
スごとに遅延時間を算出して所定の遅延量と比較し、所
定値以上の遅延量を持つパスのみを抽出対象パスとして
抽出パスファイルに出力する。その後、寄生素子抽出工
程ＳＴ００５において、抽出パスファイルを参照しなが
ら、レイアウトデータにおける抽出対象パスに含まれる
図形データのうちからのみ寄生素子を抽出する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、回路素子の動作タ
イミングの解析を行なうためにレイアウトデータから寄
生素子を抽出する半導体集積回路の設計方法に関する。
【０００２】
【従来の技術】近年、半導体プロセスの微細化に伴っ
て、半導体集積回路を設計する際に、レイアウトデータ
から各配線の抵抗成分や容量成分等からなる寄生素子を
抽出し、抽出した寄生素子に起因する配線ごとの遅延時
間を精度良く見積もることにより、高精度なタイミング
解析を行なうことが必須となってきている。
【０００３】従来の半導体集積回路の設計工程における
寄生素子抽出方法の一例として、与えられたレイアウト
データから図形パターンを１つずつ抽出し、抽出した図
形パターンに関連する配線抵抗又は容量成分を計算し、
この計算をすべての図形パターンに対して行なうという
方法がある。
【０００４】
【発明が解決しようとする課題】しかしながら、前記従
来の半導体集積回路の設計方法における寄生素子抽出方
法は、すべての図形パターンに対して寄生素子の抽出を
行なうため、大規模な集積回路の場合には、膨大な数の
図形パターンを処理しなければならず、抽出時間が大幅
に増加するという問題を有している。
【０００５】本発明は、前記従来の問題を解決し、タイ
ミング解析用の寄生素子の抽出を短時間に効率良く行な
えるようにすることを目的とする。
【０００６】
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、半導体集積回路の設計方法を、回路を構
成する複数の素子同士を接続するパスのうちタイミング
制約が比較的緩く寄生素子として抽出する必要がないパ
スが存在することに着目し、タイミング解析に必要なパ
スのみを抽出する構成とする。
【０００７】具体的に、本発明に係る第１の半導体集積
回路の設計方法は、複数の素子と該複数の素子同士を接
続する複数のパスとを有する半導体集積回路における各
素子の動作タイミングを解析するためのパスに起因する
寄生素子を抽出する半導体集積回路の設計方法を対象と
し、各素子の接続情報が記述されたネットリストに基づ
いて、複数のパスのうち遅延時間が所定量を超えるパス
を寄生素子抽出パスとして選別するパス選別工程と、ネ
ットリストに基づいて、各素子ごとに図形パターンを作
成すると共に、作成した図形パターンごとにレイアウト
を行なってレイアウトデータを作成するレイアウトデー
タ作成工程と、レイアウトデータに基づいて、複数のパ
スから寄生素子を抽出する際に、寄生素子抽出パスと対
応する図形データのうちから寄生素子を抽出する寄生素
子抽出工程とを備えている。
【０００８】第１の半導体集積回路の設計方法による
と、各素子の接続情報が記述されたネットリストに基づ
いて、複数のパスのうち遅延時間が所定量を超えるパス
を寄生素子抽出パスとして選別するパス選別工程を備
え、ネットリストにより作成されたレイアウトデータに
基づいて複数のパスから寄生素子を抽出する際に、あら
かじめ抽出した寄生素子抽出パスと対応する図形データ
のうちから寄生素子を抽出するため、すべてのパスを抽
出対象とする必要がなくなるので、素子の動作タイミン
グの解析処理に必須の寄生素子の抽出処理を効率良く且
つ迅速に行なえるようになる。
【０００９】本発明に係る第２の半導体集積回路の設計
方法は、複数の素子と該複数の素子同士を接続する複数
のパスとを有する半導体集積回路における各素子の動作
タイミングを解析するためのパスに起因する寄生素子を
抽出する半導体集積回路の設計方法を対象とし、各素子
の接続情報が記述されたネットリストに基づいて、各素
子ごとに図形パターンを作成すると共に、作成した図形
パターンごとにレイアウトを行なって配線長情報を含む
レイアウトデータを作成するレイアウトデータ作成工程
と、レイアウトデータに基づいて、複数のパスごとに一
のパスに含まれる配線の配線長を算出し、算出した配線
長が所定の長さを超えるパスを寄生素子抽出パスとして
選別するパス選別工程と、レイアウトデータに基づい
て、複数のパスから寄生素子を抽出する際に、寄生素子
抽出パスと対応する図形データのうちから寄生素子を抽
出する寄生素子抽出工程とを備えている。
【００１０】第２の半導体集積回路の設計方法による
と、ネットリストにより作成されたレイアウトデータに
基づいて、複数のパスごとに一のパスに含まれる配線の
配線長を算出し、算出した配線長が所定の長さを超える
パスを寄生素子抽出パスとして選別するパス選別工程を
備え、レイアウトデータに基づいて複数のパスから寄生
素子を抽出する際に、あらかじめ抽出した寄生素子抽出
パスと対応する図形データのうちから寄生素子を抽出す
るため、すべてのパスを抽出対象とする必要がなくなる
ので、素子の動作タイミングの解析処理に必須の寄生素
子の抽出処理を効率良く且つ迅速に行なえるようにな
る。
【００１１】本発明に係る第３の半導体集積回路の設計
方法は、複数の素子と該複数の素子同士を接続する複数
のパスとを有する半導体集積回路における各素子の動作
タイミングを解析するためのパスに起因する寄生素子を
抽出する半導体集積回路の設計方法を対象とし、各素子
の接続情報が記述されたネットリストに基づいて、各素
子ごとに図形パターンを作成すると共に、作成した図形
パターンごとにレイアウトを行なって配線長情報を含む
レイアウトデータを作成するレイアウトデータ作成工程
と、レイアウトデータに基づいて、複数のパスのうち互
いに隣接するパス同士における配線の並行部分の長さを
算出し、算出した並行部分の長さが所定の長さを超える
並行パスを寄生素子抽出パスとして選別するパス選別工
程と、レイアウトデータに基づいて、複数のパスから寄
生素子を抽出する際に、寄生素子抽出パスと対応する図
形データのうちから寄生素子を抽出する寄生素子抽出工
程とを備えている。
【００１２】第３の半導体集積回路の設計方法による
と、ネットリストにより作成されたレイアウトデータに
基づいて、複数のパスのうち互いに隣接するパス同士に
おける配線の並行部分の長さを算出し、その並行部分の
長さが所定の長さを超える並行パスを寄生素子抽出パス
として選別するパス選別工程を備え、レイアウトデータ
に基づいて複数のパスから寄生素子を抽出する際に、あ
らかじめ抽出した寄生素子抽出パスと対応する図形デー
タのうちから寄生素子を抽出するため、すべてのパスを
抽出対象とする必要がなくなるので、素子の動作タイミ
ングの解析処理に必須の寄生素子の抽出処理を効率良く
且つ迅速に行なえるようになる。
【００１３】第２又は第３の半導体集積回路の設計方法
において、パス選別工程が、レイアウトデータに基づい
て、複数のパスのうち遅延時間が所定量を超えるパスを
寄生素子抽出パスとして選別する工程を含むことが好ま
しい。このようにすると、配線長が所定の長さを超えな
いパスであっても、遅延時間が所定量を超えるパスを抽
出できるため、タイミング解析の精度を向上させること
ができる。
【００１４】本発明に係る第４の半導体集積回路の設計
方法は、複数の素子と該複数の素子同士を接続する複数
のパスとを有する半導体集積回路における各素子の動作
タイミングを解析するためのパスに起因する寄生素子を
抽出する半導体集積回路の設計方法を対象とし、各素子
の接続情報が記述されたネットリストに基づいて、各パ
スごとに遅延時間を算出する遅延時間算出工程と、ネッ
トリストに基づいて、各素子ごとに図形パターンを作成
すると共に、作成した図形パターンごとにレイアウトを
行なってレイアウトデータを作成するレイアウトデータ
作成工程と、複数のパスのうち、算出した遅延時間が所
定量を超えるパス、又はレイアウトデータから複数のパ
スごとに一のパスに含まれる配線の配線長を算出し、算
出した配線長が所定の長さを超えるパスを寄生素子抽出
パスとして選別するパス選別工程と、レイアウトデータ
に基づいて、複数のパスから寄生素子を抽出する際に、
寄生素子抽出パスと対応する図形データのうちから寄生
素子を抽出する寄生素子抽出工程とを備えている。
【００１５】第４の半導体集積回路の設計方法による
と、複数のパスのうち、算出した遅延時間が所定量を超
えるパス、又はレイアウトデータから複数のパスごとに
該パスに含まれる配線の配線長を算出しその配線長が所
定の長さを超えるパスを寄生素子抽出パスとして選別す
るパス選別工程を備え、ネットリストにより作成された
レイアウトデータに基づいて複数のパスから寄生素子を
抽出する際に、あらかじめ抽出した寄生素子抽出パスと
対応する図形データのうちから寄生素子を抽出するた
め、すべてのパスを抽出対象とする必要がなくなるの
で、素子の動作タイミングの解析処理に必須の寄生素子
の抽出処理を効率良く且つ迅速に行なえるようになる。
【００１６】本発明に係る第５の半導体集積回路の設計
方法は、複数の素子と該複数の素子同士を接続する複数
のパスとを有する半導体集積回路における各素子の動作
タイミングを解析するためのパスに起因する寄生素子を
抽出する半導体集積回路の設計方法を対象とし、各素子
の接続情報が記述されたネットリストに基づいて、各パ
スごとに遅延時間を算出する遅延時間算出工程と、ネッ
トリストに基づいて、各素子ごとに図形パターンを作成
すると共に、作成した図形パターンごとにレイアウトを
行なってレイアウトデータを作成するレイアウトデータ
作成工程と、複数のパスのうち、算出した遅延時間が所
定量を超えるパス、又はレイアウトデータから複数のパ
スのうち互いに隣接するパス同士における配線の並行部
分の長さを算出し、算出した並行部分の長さが所定の長
さを超える並行パスを寄生素子抽出パスとして選別する
パス選別工程と、レイアウトデータに基づいて、複数の
パスから寄生素子を抽出する際に、寄生素子抽出パスと
対応する図形データのうちから寄生素子を抽出する寄生
素子抽出工程とを備えている。
【００１７】第５の半導体集積回路の設計方法による
と、複数のパスのうち、算出した遅延時間が所定量を超
えるパス、又はレイアウトデータから複数のパスのうち
互いに隣接するパス同士における配線の並行部分の長さ
を算出しその並行部分の長さが所定の長さを超える並行
パスを寄生素子抽出パスとして選別するパス選別工程を
備え、レイアウトデータに基づいて複数のパスから寄生
素子を抽出する際に、あらかじめ抽出した寄生素子抽出
パスと対応する図形データのうちから寄生素子を抽出す
るため、すべてのパスを抽出対象とする必要がなくなる
ので、素子の動作タイミングの解析処理に必須の寄生素
子に抽出処理を効率良く且つ迅速に行なえるようにな
る。
【００１８】第５の半導体集積回路の設計方法におい
て、パス選別工程が、算出した配線の並行部分の長さが
所定の長さを超えるパスをクロストークの解析対象パス
として選別する工程を含み、寄生素子抽出工程が、複数
のパスから寄生素子を抽出する際に、クロストークの解
析対象パスと対応する図形データのうちから寄生素子を
抽出する寄生素子抽出工程を含むことが好ましい。この
ようにすると、パスの遅延時間に加え、隣接配線間にお
けるクロストーク雑音を生じさせるパスをも抽出できる
ようになるため、集積回路のタイミング解析処理（シミ
ュレーション処理）を実際の回路の動作により近づける
ことができる。
【００１９】
【発明の実施の形態】（第１の実施形態）本発明の第１
の実施形態について図面を参照しながら説明する。
【００２０】図１は本発明の第１の実施形態に係る半導
体集積回路の設計方法における寄生素子抽出方法の処理
フローを示している。ここでは、ネットリスト等の入力
データやレイアウトデータ等の出力データは、いわゆる
コンピュータ（ＣＰＵ）により制御される設計支援装置
が扱えるファイル形式を有することを想定している。
【００２１】まず、図１に示すように、ネットリスト入
力工程ＳＴ００１において、動作タイミングの解析（シ
ミュレーション）処理の対象とする半導体集積回路を構
成する、例えば論理素子からなる複数の素子同士の接続
関係が記述されたネットリストを読み込む。一般に、ネ
ットリストには、素子の端子間の接続関係のみが記述さ
れており、配線長や配線位置（レイアウト）は記述され
ていない。
【００２２】次に、レイアウトデータ作成工程ＳＴ００
２において、読み込まれたネットリストに記述された各
素子の接続情報に基づいて、各素子を該素子の配置（レ
イアウト）領域に物理的な配置及び配線を行なって、レ
イアウトデータを作成する。続いて、レイアウトデータ
出力工程ＳＴ００３において、作成したレイアウトデー
タを適当なファイルとして出力する。
【００２３】レイアウトデータ作成工程ＳＴ００１及び
レイアウトデータ出力工程ＳＴ００２と並行してパス選
別工程ＳＴ００４を設ける。パス選別工程ＳＴ００４
は、ネットリストにより規定され、信号の通路となる複
数のパスから、各配線の寄生抵抗又は寄生容量等の寄生
成分からなる寄生素子の抽出を行なうパスのみを選別す
る。これにより、寄生容量等をネットリストに含まれる
すべてのパスに対して算出すると、膨大な処理時間が必
要となり、現実的な時間内に処理を終えられなくるとい
う事態を回避できるようになる。
【００２４】以下、パス選別工程ＳＴ００４の詳細を説
明する。
【００２５】まず、パス選択工程ＳＴ１０１においてネ
ットリストに含まれる複数のパスのうちの１つを選択
し、次の遅延時間計算工程ＳＴ１０２において、選択し
たパスの遅延時間を計算する。この工程ＳＴ１０２にお
いて計算される遅延時間は、後工程における寄生素子を
抽出するパスの選別のための概算であって、例えば、遅
延時間の要因をトランジスタの場合ではゲート遅延と
し、配線の場合には仮配線の遅延として判断しており、
ゲート遅延及び仮配線の遅延の計算量は共に少ない。
【００２６】次に、遅延量判定工程ＳＴ１０３におい
て、遅延時間計算工程ＳＴ１０２において算出された予
備的な遅延量と所定の遅延量であるしきい値とを比較す
る。このしきい値は、信号の遅延時間によって解析対象
とする回路の動作がエラーとなる値よりもやや小さい値
に設定する。これにより、算出された遅延量が十分に小
さく寄生素子の抽出が必要でないと判定されるパスと、
算出された遅延量ではエラーが生じない程度の遅延量を
有し、さらに詳細な遅延量の見積りを必要とするパスと
に選別できる。続いて、抽出パスファイル出力工程ＳＴ
１０４において、しきい値以上の遅延量を有する寄生素
子抽出パスとしての抽出対象パスを抽出パスファイルと
して出力する。
【００２７】以上の処理をネットリストに含まれるすべ
てのパスに対して行なう。
【００２８】次に、レイアウトデータ作成工程ＳＴ００
２により作成されたレイアウトデータと、パス選別工程
ＳＴ００４により作成された抽出パスファイルとを用い
て寄生素子抽出工程ＳＴ００５の処理を行なう。
【００２９】以下、寄生素子抽出工程ＳＴ００５の詳細
を説明する。
【００３０】まず、レイアウトデータ読込工程ＳＴ１０
５において、前の工程ＳＴ００３で出力されたレイアウ
トデータを読み込む。続いて、抽出パスファイル読込工
程ＳＴ１０６において、前の工程ＳＴ１０４で出力され
た抽出パスファイルから抽出対象パスを読み込む。従っ
て、寄生素子抽出工程ＳＴ００５の前に、レイアウトデ
ータ及び抽出パスファイルが作成されておればよく、レ
イアウトデータ作成工程ＳＴ００２とパス選別工程ＳＴ
００４とは並列処理であって、必ずしも同時に処理する
必要はない。
【００３１】次に、寄生素子抽出繰返工程ＳＴ１０７に
おいて、レイアウトデータに含まれるすべての図形パタ
ーン（ポリゴンデータ）に対して繰返処理を行なう。ま
ず、図形選択工程ＳＴ１０８において、レイアウトデー
タに含まれる複数のポリゴンデータうちの１つを選択す
る。ここで、図形パターンが配線を表わす図形パターン
及び素子を表わす図形パターンからなる場合には、これ
ら複数のポリゴンデータを一のデータとして選択しても
よい。
【００３２】次に、抽出判定工程ＳＴ１０９において、
選択された図形パターンが抽出対象パスに含まれる図形
パターンであるか否かを判定する。選択された図形パタ
ーンが抽出対象パスに含まれる場合には、寄生素子抽出
工程ＳＴ１１０において、ＬＰＥ（layout parameter e
xtraction)法等を用いて、選択された図形パターンを含
む抽出対象パスから寄生素子を抽出する。従って、選択
された図形パターンが抽出対象パスに含まれない場合に
は、寄生素子抽出工程ＳＴ１１０が省略されるため、寄
生素子抽出工程ＳＴ１１０に要する処理時間を短縮する
ことができる。
【００３３】次に、寄生素子出力工程ＳＴ００６におい
て、寄生素子抽出工程ＳＴ１１０において抽出された寄
生素子をファイルとして出力する。
【００３４】以下、実際の回路を例にとって寄生素子の
抽出方法を説明する。
【００３５】図２は本実施形態に係る寄生素子抽出方法
を説明するためのネットリストを論理回路図として表わ
している。図２において、符号１１Ａ、１２Ａ及び１３
Ａは各パスの始点を表わし、符号１４Ａ、１５Ａ及び１
６Ａは各パスの終点を表わしている。図２に示すネット
リストには、７つのパスが含まれている。ここで、パス
は該パスの始点と終点とを含むネットの集まりとして構
成され、電気的な信号の流れを表わしている。
【００３６】第１のパスは、第１の始点１１Ａと機能素
子である第１のインバータ素子１７Ａの入力端子とが第
１のネット１８Ａにより接続され、第１のインバータ素
子１７Ａの出力端子と第１のＮＡＮＤ素子１９Ａの一方
の入力端子とが第２のネット２０Ａにより接続され、第
１のＮＡＮＤ素子１９Ａの出力端子と第２のインバータ
素子２１Ａの入力端子とが第３のネット２２Ａにより接
続され、第２のインバータ素子２１Ａの出力端子と第１
の終点１４Ａとが第４のネット２３Ａにより接続されて
構成されている。
【００３７】第２のパスは、第２の始点１２Ａと第３の
インバータ素子２４Ａの入力端子とが第５のネット２５
Ａにより接続され、第３のインバータ素子２４Ａの出力
端子と第２のＮＡＮＤ素子２６Ａの一方の入力端子とが
第６のネット２７Ａにより接続され、第２のＮＡＮＤ素
子２６Ａの出力端子と第４のインバータ素子２８Ａの入
力端子とが第７のネット２９Ａにより接続され、第４の
インバータ素子２８Ａの出力端子と第５のインバータ素
子３０Ａとが第８のネット３１Ａにより接続され、第５
のインバータ素子３０Ａの出力端子と第１のＮＡＮＤ素
子１９Ａの他方の入力端子とが第９のネット３２Ａによ
り接続され、第１のＮＡＮＤ素子１９Ａの出力端子と第
２のインバータ素子２１Ａの入力端子とが第３のネット
２２Ａにより接続され、第２のインバータ素子２１Ａの
出力端子と第１の終点１４Ａとが第４のネット２３Ａに
より接続されて構成されている。
【００３８】第３のパスは、第２の始点１２Ａと第３の
インバータ素子２４Ａの入力端子とが第５のネット２５
Ａにより接続され、第３のインバータ素子２４Ａの出力
端子と第２のＮＡＮＤ素子２６Ａの一方の入力端子とが
第６のネット２７Ａにより接続され、第２のＮＡＮＤ素
子２６Ａの出力端子と第４のインバータ素子２８Ａの入
力端子とが第７のネット２９Ａにより接続され、第４の
インバータ素子２８Ａの出力端子と第６のインバータ素
子３３Ａとが第８のネット３１Ａにより接続され、第６
のインバータ素子３３Ａの出力端子と第２の終点１５Ａ
とが第１０のネット３４Ａにより接続されて構成されて
いる。
【００３９】第４のパスは、第２の始点１２Ａと第３の
インバータ素子２４Ａの入力端子とが第５のネット２５
Ａにより接続され、第３のインバータ素子２４Ａの出力
端子と第２のＮＡＮＤ素子２６Ａの一方の入力端子とが
第６のネット２７Ａにより接続され、第２のＮＡＮＤ素
子２６Ａの出力端子と第４のインバータ素子２８Ａの入
力端子とが第７のネット２９Ａにより接続され、第４の
インバータ素子２８Ａの出力端子と第７のインバータ素
子３５Ａとが第８のネット３１Ａにより接続され、第７
のインバータ素子３５Ａの出力端子と第３の終点１６Ａ
とが第１１のネット３６Ａにより接続されて構成されて
いる。
【００４０】第５のパスは、第３の始点１３Ａと第２の
ＮＡＮＤ素子２６Ａの他方の入力端子とが第１２のネッ
ト３７Ａにより接続され、第２のＮＡＮＤ素子２６Ａの
出力端子と第４のインバータ素子２８Ａの入力端子とが
第７のネット２９Ａにより接続され、第４のインバータ
素子２８Ａの出力端子と第５のインバータ素子３０Ａと
が第８のネット３１Ａにより接続され、第５のインバー
タ素子３０Ａの出力端子と第１のＮＡＮＤ素子１９Ａの
他方の入力端子とが第９のネット３２Ａにより接続さ
れ、第１のＮＡＮＤ素子１９Ａの出力端子と第２のイン
バータ素子２１Ａの入力端子とが第３のネット２２Ａに
より接続され、第２のインバータ素子２１Ａの出力端子
と第１の終点１４Ａとが第４のネット２３Ａにより接続
されて構成されている。
【００４１】第６のパスは、第３の始点１３Ａと第２の
ＮＡＮＤ素子２６Ａの他方の入力端子とが第１２のネッ
ト３７Ａにより接続され、第２のＮＡＮＤ素子２６Ａの
出力端子と第４のインバータ素子２８Ａの入力端子とが
第７のネット２９Ａにより接続され、第４のインバータ
素子２８Ａの出力端子と第６のインバータ素子３３Ａと
が第８のネット３１Ａにより接続され、第６のインバー
タ素子３３Ａの出力端子と第２の終点１５Ａとが第１０
のネット３４Ａにより接続されて構成されている。
【００４２】第７のパスは、第３の始点１３Ａと第２の
ＮＡＮＤ素子２６Ａの他方の入力端子とが第１２のネッ
ト３７Ａにより接続され、第２のＮＡＮＤ素子２６Ａの
出力端子と第４のインバータ素子２８Ａの入力端子とが
第７のネット２９Ａにより接続され、第４のインバータ
素子２８Ａの出力端子と第７のインバータ素子３５Ａと
が第８のネット３１Ａにより接続され、第７のインバー
タ素子３５Ａの出力端子と第３の終点１６Ａとが第１１
のネット３６Ａにより接続されて構成されている。
【００４３】図３は以上説明した第１のパス（パス１）
から第７のパス（パス７）を列挙したパスリストを示し
ている。インバータ素子等の機能素子もパスに分類する
ことができ、例えば、第１のインバータ１７Ａはパス１
に含まれる。
【００４４】図４はレイアウトデータ作成工程ＳＴ００
２により作成されたレイアウトデータであって、図２に
示す論理回路と対応する物理的な回路図を表わしてい
る。図４において、例えば、図形パターン１１Ｂは図２
に示す第１の始点１１Ａと対応するシンボルを表わし、
図形パターン１７Ｂは図２に示す第１のインバータ素子
１７Ａと対応するセルを表わし、図形パターン１８Ｂは
図２に示す第１のネット１８Ａと対応する配線を表わし
ている。このようにレイアウトデータはポリゴンデータ
の集合体からなる。
【００４５】以下、図１に示すパス選別工程ＳＴ００４
について図面を参照しながら詳細に説明する。
【００４６】まず、図１に示すパス選択工程ＳＴ１０１
において、図３に示すパスリストに含まれる複数のパス
のうちの１つ、例えば、パス１から順次選択する。次
に、遅延時間計算工程ＳＴ１０２において、選択したパ
ス１に対して第１のネット１８Ａから第４のネット２３
Ａまで信号が伝搬する際の遅延時間を計算する。続い
て、遅延量判定工程ＳＴ１０３において、動作エラーが
起きる遅延時間よりもやや少ない遅延量で定義されたし
きい値と比較し、該しきい値以上の遅延量であると判定
された場合には、抽出パスファイル出力工程ＳＴ１０４
において、選択したパス名を抽出対象パスとして選別し
抽出パスファイルに出力する。この一連の処理をパス７
まで行ない、その結果、図５に示すように、抽出対象パ
スとしてしきい値以上の遅延量を持つパス２が登録され
た抽出パスファイルが作成されて出力される。
【００４７】次に、図１に示す寄生素子抽出工程ＳＴ０
０５について図面を参照しながら説明する。
【００４８】まず、図１に示すレイアウトデータ読込工
程ＳＴ１０５において、図４に示すレイアウトデータを
読み込み、続いて、抽出パスファイル読込工程ＳＴ１０
６において、抽出パスファイルから抽出対象パスである
パス２を読み込み、それぞれ装置の主記憶に保持する。
次に、図形選択工程ＳＴ１０８において、レイアウトデ
ータから、例えば図４に示す図形パターン２５Ｂを選択
し、抽出判定工程ＳＴ１０９において、選択された図形
パターン２５Ｂが抽出対象パスに含まれる図形パターン
であるか否かを判定する。図形パターン２５Ｂは抽出対
象パス２に含まれる第５のネット２５Ａと対応するた
め、次の寄生素子抽出工程ＳＴ１１０において、図形パ
ターン２５Ｂから所定の手法を用いて寄生素子を抽出す
る。次に、図形パターン３７Ｂが選択された場合には、
抽出パスファイルに図形パターン３７Ｂと対応するパス
が登録されていないため、寄生素子抽出処理が行なわれ
ない。
【００４９】図６はレイアウトデータから抽出された寄
生素子と図２に示す論理回路とを併合した回路を表わし
ている。図６に示すように、例えば、パス２に含まれる
第５のネット２５Ａには、寄生抵抗２５ａ及び寄生容量
２５ｂからなる寄生素子２５Ｃが付加されている。
【００５０】以上説明したように、本実施形態による
と、ネットリストから作成される複数のパスのうち、し
きい値以上の遅延量が算出されたパスを抽出対象パスと
してあらかじめ選別しておくため、レイアウトデータに
含まれる図形パターンから寄生素子を抽出する際に、該
レイアウトデータに含まれるすべての図形パターンでは
なく、抽出対象パスに含まれる図形に対してのみ寄生素
子抽出処理を行なうので、寄生素子の抽出処理時間を大
幅に短縮することができる。
【００５１】なお、本実施形態は、図１に示す抽出パス
ファイル出力工程ＳＴ１０４において抽出対象をパスと
したが、これに限らず、パスを構成するネットを抽出対
象とする抽出ネットファイルを作成してもよい。この場
合には、抽出判定工程ＳＴ１０９において、選択した図
形が抽出対象のネットを構成する図形か否かを判定す
る。ここで、抽出ネットファイルの形式は適当でよく、
例えば、図５に示す抽出パスファイルにおける『パス
２』の記述を除いた形式でよい。
【００５２】（第２の実施形態）以下、本発明の第２の
実施形態について図面を参照しながら説明する。
【００５３】図７は本発明の第２の実施形態に係る半導
体集積回路の設計方法における寄生素子抽出方法の処理
フローを示している。図７において、図１に示す構成要
素と同一の構成要素には同一の符号を付している。
【００５４】まず、図７に示すように、ネットリスト入
力工程ＳＴ００１において、タイミングシミュレーショ
ンの対象とする半導体集積回路を構成する複数の素子に
ついて記述されたネットリストを読み込む。
【００５５】次に、レイアウトデータ作成工程ＳＴ００
２において、読み込まれたネットリストに記述された各
素子の接続情報に基づいて、レイアウト領域に各素子の
物理的な配置及び配線を行なって、レイアウトデータを
作成する。
【００５６】次に、配線長出力工程ＳＴ０１０におい
て、作成されたレイアウトデータから配線と対応する図
形パターンを抽出し、抽出した図形パターンから配線長
を算出して配線長情報として出力する。配線の配線長は
信号の遅延に密接に関係し、配線が長くなればなる程、
寄生素子の影響が遅延量に大きく作用することとなる。
その後、レイアウトデータ出力工程ＳＴ００３におい
て、作成したレイアウトデータを出力する。
【００５７】次に、パス選別工程ＳＴ０１１を説明す
る。
【００５８】まず、パス選択工程ＳＴ１０１においてネ
ットリスト又はパスリストに含まれる複数のパスのうち
の１つを選択する。
【００５９】次に、最大配線長抽出工程ＳＴ１１１にお
いて、例えば、選択された一のパスを対象とし、レイア
ウトデータの配線と対応する各図形データから、配線長
出力工程ＳＴ０１０により作成された配線長情報に基づ
いて、一のパスに含まれる複数の配線のうちの最大又は
最大に準ずる配線長を抽出する。
【００６０】次に、配線長判定工程ＳＴ１１２におい
て、抽出された配線の配線長を、例えば動作エラーが生
じる配線長よりもやや短い所定のしきい値と比較する。
このしきい値以上の配線長を持つパスは、信号の遅延に
関して寄生素子の影響を大きく受けると考えられるた
め、しきい値以上の配線長を持つ配線から寄生素子を抽
出してより詳細な解析を行なうことが求められる。次
に、ネットリストに含まれるすべてのパスに対して、最
大配線長抽出工程ＳＴ１１１及び配線長判定工程ＳＴ１
１２の処理を行なう。
【００６１】その後は、第１の実施形態と同様に、寄生
素子抽出工程ＳＴ００５及び寄生素子出力工程ＳＴ００
６における各処理を行なう。
【００６２】以下、図２に示す論理回路図及び図４に示
すレイアウトデータを参照しながらパス選別工程ＳＴ０
１１を説明する。
【００６３】図８は図７に示す配線長出力工程ＳＴ０１
０により出力された配線長情報を示している。例えば、
第１のネット１８Ａと対応する図形パターン（配線）１
８Ｂの配線長は２０μｍであり、第２のネット２０Ａと
対応する図形パターン（配線）２０Ｂの配線長は７０μ
ｍであることを表わしている。
【００６４】ここで、パス選択工程ＳＴ１０１において
パス１が選択されたとする。図３のパスリストに示すよ
うに、パス１には第１のネット１８Ａ、第２のネット２
０Ａ、第３のネット２２Ａ及び第４のネット２３Ａが含
まれている。
【００６５】次の最大配線長抽出工程ＳＴ１１１におい
て、図８に示す各パスのネットと対応した図形パターン
の配線長があらかじめ算出されている配線長情報を検索
することにより、パス１に含まれる配線の最大値として
第２のネット２０Ａと対応する配線の配線長である７０
μｍが抽出される。
【００６６】次に、配線長判定工程ＳＴ１１２におい
て、最大配線長のしきい値を例えば５０μｍとすると、
第２のネット２０Ａと対応する配線２０Ｂの配線長が７
０μｍであり判定結果が真となるため、抽出パスファイ
ル出力工程ＳＴ１０４においてパス１が抽出対象パスと
して抽出パスファイルに出力される。
【００６７】他のパス２〜パス７に対しても同様に、パ
ス選別工程ＳＴ０１１を行なうと、パス２〜パス７の各
配線の配線長はいずれも５０μｍよりも小さいため、図
９に示すようにパス１のみを含む抽出パスファイルが得
られる。
【００６８】図１０は、レイアウトデータから抽出され
た、配線長がしきい値以上の配線を含むパスの寄生素子
と図２に示す論理回路とを併合した回路を表わしてい
る。図１０に示すように、例えば、パス１に含まれる第
１のネット１８Ａには、寄生抵抗１８ａ及び寄生容量１
８ｂからなる寄生素子１８Ｃが付加されている。
【００６９】このように、本実施形態によると、ネット
リストから作成される複数のパスのうち、所定のしきい
値以上の配線長が算出されたパスを抽出対象パスとして
あらかじめ選別しておくため、レイアウトデータに含ま
れる図形パターンから寄生素子を抽出する際に、すべて
の図形パターンではなく、抽出対象パスに含まれる配線
図形に対してのみ寄生素子抽出処理を行なうので、寄生
素子の抽出処理時間を大幅に短縮することができる。
【００７０】なお、最大配線長抽出工程ＳＴ１１１にお
いて、各パスごとの配線長の総和を算出してもよい。但
し、この場合には、最大配線長のしきい値を新たに設定
し直す必要がある。
【００７１】（第３の実施形態）以下、本発明の第３の
実施形態について図面を参照しながら説明する。
【００７２】図１１は本発明の第３の実施形態に係る半
導体集積回路の設計方法における寄生素子抽出方法の処
理フローを示している。図１１において、図７に示す構
成要素と同一の構成要素には同一の符号を付している。
【００７３】まず、図１１に示すように、ネットリスト
入力工程ＳＴ００１において、タイミングシミュレーシ
ョンの対象とする半導体集積回路を構成する複数の素子
について記述されたネットリストを読み込む。
【００７４】次に、レイアウトデータ作成工程ＳＴ００
２において、読み込まれたネットリストに記述された各
素子の接続情報に基づいて、レイアウト領域に各素子の
物理的な配置及び配線を行なって、レイアウトデータを
作成する。
【００７５】次に、並行長出力工程ＳＴ０１２におい
て、作成されたレイアウトデータから配線と対応する図
形パターンのうち互いに隣接する図形パターンを抽出
し、抽出された図形パターンの並行部分の並行長を算出
して並行長情報として出力する。配線の並行長は、隣接
する配線同士が相互に影響を及ぼし合い、信号の遅延量
を増大させる要因となるため、配線の並行長が長くなれ
ばなる程遅延に対する影響が大きくなる。その後、レイ
アウトデータ出力工程ＳＴ００３において、作成したレ
イアウトデータを出力する。
【００７６】次に、パス選別工程ＳＴ０１３を説明す
る。
【００７７】まず、パス選択工程ＳＴ１０１においてネ
ットリストに含まれる複数のパスのうちの１つを選択す
る。
【００７８】次に、最大並行長抽出工程ＳＴ１１３にお
いて、例えば、選択された一のパスを対象とし、レイア
ウトデータの配線と対応する各図形データから、並行長
出力工程ＳＴ０１２により作成された並行長情報に基づ
いて、一のパスに含まれる複数の配線のうち、互いに隣
接する配線同士における配線の並行部分の長さを抽出す
る。
【００７９】次に、並行長判定工程ＳＴ１１４におい
て、抽出された配線の並行長を、例えば動作エラーが生
じる並行長よりもやや短い所定のしきい値と比較する。
しきい値以上の並行長を持つ一対のパスは、信号の遅延
に関して寄生素子の影響を大きく受けると考えられるた
め、しきい値以上の並行長を持つ一対の配線から寄生素
子を抽出してより詳細な解析を行なうことが求められ
る。次に、ネットリストに含まれるすべてのパスに対し
て、最大並行長抽出工程ＳＴ１１３及び並行長判定工程
ＳＴ１１４の処理を行なう。
【００８０】その後、第２の実施形態と同様に、寄生素
子抽出工程ＳＴ００５及び寄生素子出力工程ＳＴ００６
における各処理を行なう。
【００８１】以下、図２に示す論理回路図及び図４に示
すレイアウトデータを用いる場合のパス選別工程ＳＴ０
１３を説明する。
【００８２】ここで、配線の並行長を定義する。図１２
は配線の一部が互いに隣接するように配置された第１の
配線４１及び第２の配線４２を表わしている。図１２に
示すように、互いに、間隔Ｓをおいて隣接する配線４
１、４２における並行に延びる並行部分の長さを並行長
Ｌとする。従って、並行部分は必ずしも数学的な意味で
の平行でなくてもよい。
【００８３】図１３は図１１に示す並行長出力工程ＳＴ
０１２により出力された並行長情報を示している。例え
ば、パス１の第１のネット１８Ａと対応する図形パター
ン（配線）１８Ｂと、パス２の第５のネット２５Ａと対
応する図形パターン（配線）２５Ｂとの間隔Ｓは１μｍ
で並行長Ｌは５μｍであることを表わしている。
【００８４】ここで、パス選択工程ＳＴ１０１において
パス１が選択されたとする。図３のパスリストに示すよ
うに、パス１には第１のネット１８Ａ、第２のネット２
０Ａ、第３のネット２２Ａ及び第４のネット２３Ａが含
まれている。図１３に示す並行長情報に示すように、パ
ス１を含む情報は、項目番号の０００１、０００５、０
００８、０００９及び００１０である。これにより、パ
ス１においては、項目番号００１０の並行長Ｌ＝２５μ
ｍが最大値を示すことが分かる。
【００８５】次に、最大並行長抽出工程ＳＴ１１４にお
いて、図１３に示す各パスのネットと対応する図形パタ
ーン同士の並行長があらかじめ算出されている並行長情
報を検索することにより、パス１に含まれる並行長の最
大値として２５μｍが抽出される。
【００８６】次に、並行長判定工程ＳＴ１１４におい
て、最大並行長のしきい値を例えば２０μｍとすると判
定結果が真となるため、抽出パスファイル出力工程ＳＴ
１０４においてパス１が抽出対象パスとして抽出パスフ
ァイルに出力される。続いて、他のパスに対しても同様
の処理を行なうと、パス１と隣接するパスを含めて図１
４に示すように、パス１、２、３、５及び６を含む抽出
パスファイルが作成される。
【００８７】図１５は、レイアウトデータから抽出され
た、互いに隣接する配線の並行部分の長さがしきい値以
上の配線を含むパスの寄生素子と図２に示す論理回路と
を併合した回路を表わしている。図１５に示すように、
例えば、パス１に含まれる第１のネット１８Ａには、寄
生抵抗１８ａ及び寄生容量１８ｂからなる寄生素子１８
Ｃが付加され、パス１と隣接するパス２に含まれる第５
のネット２５Ａには、寄生抵抗２５ａ及び寄生容量２５
ｂからなる寄生素子２５Ｃが付加されている。
【００８８】以上説明したように、本実施形態による
と、ネットリストから作成される複数のパスのうち互い
に隣接する配線同士における並行部分の長さがしきい値
以上である並行パスを抽出対象パスとしてあらかじめ選
別しておくため、レイアウトデータに含まれる図形パタ
ーンから寄生素子を抽出する際に、すべての図形パター
ンではなく、抽出対象パスに含まれる配線図形に対して
のみ寄生素子抽出処理を行なうので、寄生素子の抽出処
理時間を大幅に短縮することができる。
【００８９】なお、最大並行長抽出工程ＳＴ１１３にお
いて、各パスごとに含まれる配線の並行長の総和を算出
してもよい。この場合には、最大並行長のしきい値を新
たに設定し直す必要がある。
【００９０】（第４の実施形態）以下、本発明の第４の
実施形態について図面を参照しながら説明する。
【００９１】図１６は本発明の第４の実施形態に係る半
導体集積回路の設計方法における寄生素子抽出方法の処
理フローを示している。図１６において、図７に示す構
成要素と同一の構成要素には同一の符号を付すことによ
り説明を省略する。図１６に示すように、本実施形態に
係るパス選別工程ＳＴ０１４は、ネットリストの各パス
ごとに行なう、遅延量判定工程ＳＴ１０３及び配線長判
定工程ＳＴ１１２を備えている。これにより、各パスが
信号の遅延量がしきい値に満たず且つ配線長がしきい値
以上の配線を含む場合、又は配線長がしきい値に満たず
且つ遅延量がしきい値以上の配線を含む場合でも、該パ
スは抽出対象パスとして選別されるため、後工程の寄生
素子抽出工程ＳＴ００５において、寄生素子の抽出の漏
れが少なくなる。従って、適切なタイミング解析処理を
従来よりも短時間で行なえるようになる。
【００９２】図２に示す論理回路図を例に採ると、図１
７に示すように、抽出パスファイルには、遅延量判定工
程ＳＴ１０３においてパス２が選別され、配線長判定工
程ＳＴ１１２においてパス１が選別される。
【００９３】図１８は、レイアウトデータから抽出され
た、信号の遅延量がしきい値以上のパス又は配線長がし
きい値以上の配線を含むパスの寄生素子と図２に示す論
理回路とを併合した回路を表わしている。図１８に示す
ように、例えば、パス１に含まれる第１のネット１８Ａ
には、寄生抵抗１８ａ及び寄生容量１８ｂからなる寄生
素子１８Ｃが付加され、パス１と隣接するパス２に含ま
れる第５のネット２５Ａには、寄生抵抗２５ａ及び寄生
容量２５ｂからなる寄生素子２５Ｃが付加されている。
【００９４】以上説明したように、本実施形態による
と、ネットリストから作成される複数のパスのうち、遅
延量がしきい値以上のパス又は配線長がしきい値以上の
配線を含むパスを抽出対象パスとしてあらかじめ選別し
ておくため、レイアウトデータに含まれる図形パターン
から寄生素子を抽出する際に、すべての図形パターンで
はなく、抽出対象パスに含まれる配線図形に対してのみ
寄生素子抽出処理を行なうので、寄生素子の抽出の漏れ
が少なくり、且つ、寄生素子の抽出の処理時間を大幅に
短縮することができる。
【００９５】なお、最大配線長抽出工程ＳＴ１１１にお
いて、各パスごとの配線長の総和を算出してもよい。但
し、この場合には、最大配線長のしきい値を新たに設定
し直す必要がある。
【００９６】（第４の実施形態の一変形例）以下、本発
明の第４の実施形態の一変形例について図面を参照しな
がら説明する。
【００９７】図１９は本発明の第４の実施形態の一変形
例に係る半導体集積回路の設計方法における寄生素子抽
出方法の処理フローを示している。図１９に示すよう
に、遅延量判定工程ＳＴ１０３の後に、パスに含まれる
配線長がしきい値以上の配線を判定することにより寄生
素子の抽出対象するのではなく、第３の実施形態のよう
に、互いに隣接する配線における並行部分の長さを選別
の判定に用いる最大並行長抽出工程ＳＴ１１３及び並行
長判定工程ＳＴ１１４を設けている。従って、本変形例
において、図２に示す論理回路図及び図４に示すレイア
ウトデータを用いると、図１４に示す隣接パス間の並行
長情報が反映された抽出パスファイルが生成される。
【００９８】このように本変形例によると、ネットリス
トから作成される複数のパスのうち、遅延量がしきい値
以上のパス又は互いに隣接する配線の並行部分の長さが
しきい値以上の配線を含むパスを抽出対象パスとしてあ
らかじめ選別しておくため、レイアウトデータに含まれ
る図形パターンから寄生素子を抽出する際に、すべての
図形パターンではなく、抽出対象パスに含まれる配線図
形に対してのみ寄生素子抽出処理を行なうので、寄生素
子の抽出の漏れが少なくなり、且つ、寄生素子の抽出の
処理時間を大幅に短縮することができる。
【００９９】（第５の実施形態）以下、本発明の第５の
実施形態について図面を参照しながら説明する。
【０１００】図２０は本発明の第５の実施形態に係る半
導体集積回路の設計方法における寄生素子抽出方法の処
理フローを示している。図２０において、図１又は図７
に示す構成要素と同一の構成要素には同一の符号を付し
ている。
【０１０１】図１６に示す第４の実施形態との相違点
は、第４の実施形態のパス選別工程ＳＴ０１４におい
て、レイアウトデータが作成された後、各パスごとに遅
延時間を計算する構成を採るが、本実施形態において
は、レイアウトデータの作成処理と並行して各パスの遅
延時間を算出する構成を採る点である。
【０１０２】具体的には、図２０に示すように、ネット
リスト入力工程ＳＴ００１の後に、遅延時間算出工程Ｓ
Ｔ０１６において、入力されたネットリストを用いて各
パスごとに遅延時間を計算し、次の遅延テーブル出力工
程ＳＴ０１７において計算結果を遅延テーブルに出力す
る。図２１は図２に示す論理回路を対象とした場合の遅
延テーブルの一例を示しており、例えば、パス１におけ
る第１の始点から第１の終点までの遅延時間が１．２ｎ
ｓであることを表わしている。なお、遅延テーブルは内
部記憶に出力してもよく、またファイルとして外部記憶
に出力してもよい。
【０１０３】遅延テーブル出力工程ＳＴ０１７と並行し
て、レイアウトデータ作成工程ＳＴ００２、配線長出力
工程ＳＴ０１０及びレイアウトデータ出力工程ＳＴ００
３を設ける。従って、遅延テーブルとレイアウトデータ
とが揃った後に、本実施形態のパス選別工程ＳＴ０１８
に移る。
【０１０４】パス選別工程ＳＴ０１８のパス選択工程Ｓ
Ｔ１０１において、ネットリスト又はパスリストに含ま
れる複数のパスのうちの１つを選択した後、遅延時間取
得工程ＳＴ１１５において、あらかじめ作成しておいた
遅延テーブルから、選択されたパスの遅延時間を取得す
る。続いて、遅延量判定工程ＳＴ１０３において、遅延
量のしきい値を２．０ｎｓとすると、図２１に示す遅延
テーブルからパス２が抽出対象パスとして選別され、次
の、最大配線長抽出工程ＳＴ１１１及び配線長判定工程
ＳＴ１１２において、図８に示す配線長情報からパス１
が抽出対象パスとして選別されることとなる。
【０１０５】このように、本実施形態によると、パス選
別工程ＳＴ０１８において、各パスごとに遅延時間を計
算するのではなく、レイアウトデータ作成時に並行して
各パスの遅延時間を計算しておくため、パス選別工程Ｓ
Ｔ０１８においては遅延テーブルを参照するだけでよ
く、従ってパス選別の処理時間を短縮することができ
る。
【０１０６】なお、最大配線長抽出工程ＳＴ１１１にお
いて、各パスごとの配線長の総和を算出してもよい。但
し、この場合には、最大配線長のしきい値を新たに設定
し直す必要がある。
【０１０７】（第５の実施形態の一変形例）以下、本発
明の第５の実施形態の一変形例について図面を参照しな
がら説明する。
【０１０８】図２２は本発明の第５の実施形態の一変形
例に係る半導体集積回路の設計方法における寄生素子抽
出方法の処理フローを示している。図２２に示すよう
に、遅延量判定工程ＳＴ１０３の後に、パスに含まれる
配線長がしきい値以上の配線を判定することにより寄生
素子の抽出対象するのではなく、第３の実施形態のよう
に、互いに隣接する配線における並行部分の長さを選別
の判定に用いる最大並行長抽出工程ＳＴ１１３及び並行
長判定工程ＳＴ１１４を設けている。
【０１０９】従って、本変形例によると、互いに隣接す
る配線の影響を考慮した抽出パスの作成が可能となる。
【０１１０】（第６の実施形態）以下、 以下、本発明
の第６の実施形態について図面を参照しながら説明す
る。
【０１１１】図２３及び図２４は本発明の第６の実施形
態に係る半導体集積回路の設計方法における寄生素子抽
出方法の処理フローを示している。図２３及び図２４に
おいて、図２２に示す構成要素と同一の構成要素には同
一の符号を付している。
【０１１２】本実施形態は、互いに隣接する配線間に生
じるクロストーク雑音を解析するパスをもパス選別工程
において選別することを特徴とする。
【０１１３】図２３及び図２４に示すように、本実施形
態に係る抽出方法は、第５の実施形態と同様のネットリ
ストに基づく遅延テーブル及びレイアウトデータを作成
した後に、寄生素子の抽出対象を選別するパス選別工程
ＳＴ０２０と、選別されたパスを対象として寄生素子の
抽出を行なう寄生素子抽出工程ＳＴ０２１とを備えてい
る。
【０１１４】パス選別工程ＳＴ０２０を説明する。
【０１１５】まず、図２３に示すように、遅延量判定工
程ＳＴ１０３において、選択されたパスを遅延テーブル
内で検索し、検索されたパスの遅延量がしきい値以上で
あると判定された場合には、遅延解析パスファイル出力
工程ＳＴ１２１において該パスを遅延解析対象パスとし
て遅延解析パスファイルに出力する。
【０１１６】次に、最大並行長算出工程ＳＴ１２２にお
いて、選択されたパスと該パスと隣接するパスとの並行
部分の並行長を算出する。算出されたパスの並行長がし
きい値以上であると判定された場合には、クロストーク
解析パスファイル出力工程ＳＴ１２３において該パスを
クロストーク解析対象パスとしてクロストーク解析パス
ファイルに出力する。
【０１１７】以上の処理をすべてのネットリストに対し
て行なう。
【０１１８】次に、寄生素子抽出工程ＳＴ０２１を説明
する。
【０１１９】まず、図２４に示すように、レイアウトデ
ータ読込工程ＳＴ１０５、遅延解析パスファイル読込工
程ＳＴ１２３及びクロストーク解析パスファイル読込工
程ＳＴ１２４において、レイアウトデータ、遅延解析パ
スファイル及びクロストーク解析パスファイルを順次読
み込み、装置の主記憶に保持する。但し、データの読込
順序は任意でよい。
【０１２０】次に、読み込まれたレイアウトデータの図
形データごとに繰り返し処理ＳＴ１２５を行なう。
【０１２１】すなわち、遅延対象図形判定工程ＳＴ１２
６において遅延に関する図形データか否かを判定し、判
定が真の場合には寄生素子抽出工程ＳＴ１２７において
選択中のパスから寄生素子を抽出する。
【０１２２】次に、クロストーク対象図形判定工程ＳＴ
１２８においてクロストークに関する図形データか否か
を判定し、判定が真の場合には隣接配線相互作用による
寄生素子抽出工程ＳＴ１２９において選択中のパスから
クロストーク雑音を生じさせる寄生素子を抽出する。
【０１２３】以下、図２に示す論理回路図及び図４に示
すレイアウトデータを用いる場合のパス選別工程ＳＴ０
２０及び寄生素子抽出工程ＳＴ０２１を説明する。
【０１２４】ここでは、図１３が並行長情報となり、図
２１がしきい値を２．０ｎｓとしたときの遅延テーブル
となる。また、図２５は遅延解析パスファイル出力工程
ＳＴ１２１において出力された遅延解析パスファイルの
内容を表わし、図２６はクロストーク解析パスファイル
出力工程ＳＴ１２３において、最大並行長のしきい値を
２０μｍとしたときのクロストーク解析パスファイルの
内容を表わしている。
【０１２５】ここで、パス選択工程ＳＴ１０１におい
て、例えば、パス１が選択されたとする。図３に示すよ
うに、パス１には第４のネット２３Ａが含まれており、
第４のネット２３Ａは配線を表わす図形データ２３Ｂと
対応する。従って、図１３から分かるように、第４のネ
ット２３Ａと対応する図形データ２３Ｂと、該図形デー
タ２３Ｂと隣接する配線の図形データ３４Ｂとの並行長
は２５μｍであり、しきい値の２０μｍを超えている。
【０１２６】さらに、図２及び図３から分かるように、
図形データ３４Ｂは第１０のネット３４Ａと対応し、該
第１０のネット３４Ａはパス３とパス６とに含まれる。
その結果、パス１とパス３との間及びパス１とパス６と
の間には信号の相互作用が発生する可能性が高いと判断
してクロストーク解析パスファイルに出力する。残りの
パスについても配線と対応する並行部分の長さの判定及
び選別を行なって、さらに重複を排除したものが図２６
に示すクロストーク解析パスファイルである。
【０１２７】図２７は、レイアウトデータから抽出され
た、信号の遅延量がしきい値以上のパス又は互いに隣接
する配線の並行部分の長さがしきい値以上の配線を含む
パスのクロストークを生じさせる可能性が高い寄生素子
と図２に示す論理回路とを併合した回路を表わしてい
る。図２７に示すように、例えば、パス２に含まれる第
５のネット２５Ａには、遅延解析用の寄生素子２５Ｃが
抽出されて付加され、パス１と隣接するパス３に含まれ
る第５のネット２５Ａには、クロストーク解析用のカッ
プリング容量５１が抽出されて付加されている。
【０１２８】以上説明したように、本実施形態による
と、ネットリストから作成される複数のパスのうち、遅
延量がしきい値以上のパスを遅延解析対象パスとし、さ
らに、互いに隣接する配線の並行部分の長さがしきい値
以上の配線を含むパスをクロストーク解析対象パスとし
てあらかじめ選別しておくため、レイアウトデータに含
まれる図形パターンから寄生素子を抽出する際に、すべ
ての図形パターンではなく、解析対象パスに含まれる配
線図形に対してのみ寄生素子の抽出処理又はクロストー
クの解析を要するパスには配線間に生じるカップリング
容量を抽出する抽出処理を行なう。これにより、遅延を
生じさせる寄生素子又はクロストーク雑音を生じさせる
寄生素子というように抽出対象を絞ることができる。こ
のため、抽出対象としていない寄生素子の抽出処理を省
くことができるので、遅延に関する寄生素子及びクロス
トークに関する寄生素子の抽出処理時間を大幅に短縮で
きるようになる。
【０１２９】なお、最大並行長算出工程ＳＴ１２２にお
いて、各パスごとに含まれる配線の並行長の総和を算出
してもよい。この場合には、最大並行長のしきい値を新
たに設定し直す必要がある。
【０１３０】（第７の実施形態）以下、本発明の第７の
実施形態について図面を参照しながら説明する。
【０１３１】図２８及び図２９は本発明の第７の実施形
態に係る半導体集積回路の設計方法における寄生素子抽
出方法の処理フローを示している。図２８及び図２９に
おいて、図１１、図２３及び図２４に示す構成要素と同
一の構成要素には同一の符号を付すことにより説明を省
略する。第７の実施形態と第６の実施形態との相違点は
２つあり、第１の相違点は、並行長出力工程ＳＴ０１２
及びレイアウトデータ出力工程ＳＴ００３と並行して、
パス選別工程ＳＴ０２２において所定の遅延時時間以上
の遅延量を有するパスを遅延解析対象パスとしてあらか
じめ選別する点である。
【０１３２】第２の相違点は、第６の実施形態のように
パス選別工程ＳＴ０２２でクロストーク解析対象パスを
選別するのではなく、寄生素子抽出工程ＳＴ０２３にお
いて、選択されたレイアウトデータの図形データと該図
形データと隣接する図形データ（配線）との並行長をレ
イアウトデータ作成時に作成しておいた並行長情報に基
づいて判定する点である。
【０１３３】具体例として、図２に示す論理回路図及び
図４に示すレイアウトデータを用いる場合を説明する。
ここでは、並行長出力工程ＳＴ０１２において、図４に
示すレイアウトデータから、例えば図１３に示す並行長
情報が生成される。また、パス選別工程ＳＴ０２２にお
いて、図２に示す論理回路図（ネットリスト）から、例
えば図２５に示すようにパス２を含む遅延解析パスファ
イルが生成される。
【０１３４】次に、寄生素子抽出工程ＳＴ０２３の図形
選択工程ＳＴ１０８において、図４における配線と対応
する図形データ３４Ｂが選択されたとする。この場合
は、図形データ３４Ｂと対応する第１０のネット３４Ａ
は遅延解析対象パスであるパス２に含まれないため、遅
延対象図形判定工程ＳＴ１２６における判定は偽となる
ので、次の寄生素子抽出工程ＳＴ１２７における寄生素
子抽出処理を省略できる。
【０１３５】次に、並行長取得工程ＳＴ１３１におい
て、あらかじめ作成された並行長情報から、図形データ
３４Ｂと隣接する配線の並行長情報を取得する。
【０１３６】次に、並行長判定工程ＳＴ１３２におい
て、並行長のしきい値を２０μｍとすると、図１３に示
すデータリストの項目番号００１０から分かるように並
行長が２５μｍであり、しきい値の２０μｍを超えてい
るため判定が真となり、従って、次の隣接配線相互作用
による寄生素子抽出工程ＳＴ１３３において、クロスト
ーク雑音を生じさせる寄生素子が抽出される。
【０１３７】図３０は、レイアウトデータから抽出され
た、信号の遅延量がしきい値以上のパス又は互いに隣接
する配線の並行部分の長さがしきい値以上の配線を含む
パスのクロストークを生じさせる可能性が高い寄生素子
と図２に示す論理回路とを併合した回路を表わしてい
る。図３０に示すように、例えば、パス２には遅延解析
用の寄生素子２５Ｃが抽出されて付加されると共に、パ
ス２に含まれる第４のネット２３Ａとパス２と隣接する
パス３に含まれる第１０のネット３４Ａとの間には、ク
ロストーク解析用のカップリング容量６１が抽出されて
付加されている。
【０１３８】このように、本実施形態によると、遅延に
関するパス選別工程ＳＴ０２２を寄生素子抽出工程ＳＴ
０２３よりも前に設けて、寄生素子の抽出が必要なパス
と必要でないパスとに選別しておく。さらに、パス選別
工程ＳＴ０２２と並行してレイアウトデータから各配線
の並行長情報を作成しておく。その後、寄生素子抽出工
程ＳＴ０２３において、遅延の解析が必要なパスには遅
延解析用の寄生素子を抽出すると共にクロストークの解
析が必要なパスには配線間のカップリング容量を抽出す
るため、必要でない寄生素子の抽出処理を省くことがで
きるので、遅延関する寄生素子及びクロストークに関す
る寄生素子の抽出処理時間をより短縮できる。
【０１３９】
【発明の効果】本発明に係る半導体集積回路の設計方法
によると、ネットリストに含まれるすべてのパスに対し
て寄生素子の抽出処理行なわなくても済むため、タイミ
ング解析処理に必須の寄生素子の抽出処理を効率良く且
つ迅速に行なえるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る半導体集積回路
の設計方法における寄生素子抽出方法を示すフローチャ
ート図である。
【図２】本発明の第１の実施形態に係る半導体集積回路
の設計方法における寄生素子抽出方法を説明するための
ネットリストを表わした論理回路図である。
【図３】本発明の第１の実施形態に係る半導体集積回路
の設計方法における寄生素子抽出方法を説明するための
パスリストである。
【図４】本発明の第１の実施形態に係る半導体集積回路
の設計方法における寄生素子抽出方法のレイアウトデー
タを示し、図２に示す論理回路と対応する物理的な回路
図である。
【図５】本発明の第１の実施形態に係る半導体集積回路
の設計方法における寄生素子抽出時に用いる抽出対象パ
スを格納する抽出パスファイルの内容を示す図である。
【図６】本発明の第１の実施形態に係る半導体集積回路
の設計方法における寄生素子抽出方法のレイアウトデー
タから抽出された寄生素子と図２に示す論理回路とを併
合した回路図である。
【図７】本発明の第２の実施形態に係る半導体集積回路
の設計方法における寄生素子抽出方法を示すフローチャ
ート図である。
【図８】本発明の第２の実施形態に係る半導体集積回路
の設計方法における寄生素子抽出方法の配線長情報の内
容を示す図である。
【図９】本発明の第２の実施形態に係る半導体集積回路
の設計方法における寄生素子抽出時に用いる抽出対象パ
スを格納する抽出パスファイルの内容を示す図である。
【図１０】本発明の第２の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法のレイアウトデ
ータから抽出された寄生素子と図２に示す論理回路とを
併合した回路図である。
【図１１】本発明の第３の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法を示すフローチ
ャート図である。
【図１２】本発明の第３の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法で用いるレイア
ウトデータの並行長を定義する図である。
【図１３】本発明の第３の実施形態に係る半導体集積回
路の設計方法における並行長情報の内容を示す図であ
る。
【図１４】本発明の第３の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出時に用いる抽出対象
パスを格納する抽出パスファイルの内容を示す図であ
る。
【図１５】本発明の第３の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法のレイアウトデ
ータから抽出された寄生素子と図２に示す論理回路とを
併合した回路図である。
【図１６】本発明の第４の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法を示すフローチ
ャート図である。
【図１７】本発明の第４の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出時に用いる抽出対象
パスを格納する抽出パスファイルの内容を示す図であ
る。
【図１８】本発明の第４の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法のレイアウトデ
ータから抽出された寄生素子と図２に示す論理回路とを
併合した回路図である。
【図１９】本発明の第４の実施形態の一変形例に係る半
導体集積回路の設計方法における寄生素子抽出方法を示
すフローチャート図である。
【図２０】本発明の第５の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法を示すフローチ
ャート図である。
【図２１】本発明の第５の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出時に用いる遅延テー
ブルの内容を示す図である。
【図２２】本発明の第５の実施形態の一変形例に係る半
導体集積回路の設計方法における寄生素子抽出方法を示
すフローチャート図である。
【図２３】本発明の第６の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法を示すフローチ
ャート図である。
【図２４】本発明の第６の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法を示すフローチ
ャート図である。
【図２５】本発明の第６の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出時に用いる遅延解析
対象パスを格納する遅延解析パスファイルの内容を示す
図である。
【図２６】本発明の第６の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出時に用いるクロスト
ーク解析対象パスを格納するクロストーク解析パスファ
イルの内容を示す図である。
【図２７】本発明の第６の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法のレイアウトデ
ータから抽出された寄生素子と図２に示す論理回路とを
併合した回路図である。
【図２８】本発明の第７の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法を示すフローチ
ャート図である。
【図２９】本発明の第７の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法を示すフローチ
ャート図である。
【図３０】本発明の第７の実施形態に係る半導体集積回
路の設計方法における寄生素子抽出方法のレイアウトデ
ータから抽出された寄生素子と図２に示す論理回路とを
併合した回路図である。
【符号の説明】
１１Ａ 第１の始点 １１Ｂ 図形データ １２Ａ 第２の始点 １３Ａ 第３の始点 １４Ａ 第１の終点 １５Ａ 第２の終点 １６Ａ 第３の終点 １７Ａ 第１のインバータ素子 １７Ｂ 図形データ（セル） １８Ａ 第１のネット １８Ｂ 図形データ（配線） １８Ｃ 寄生素子 １８ａ 寄生抵抗 １８ｂ 寄生容量 １９Ａ 第１のＮＡＮＤ素子 ２０Ａ 第２のネット ２０Ｂ 図形データ（配線） ２１Ａ 第２のインバータ素子 ２２Ａ 第３のネット ２３Ａ 第４のネット ２４Ａ 第３のインバータ素子 ２５Ａ 第５のネット ２５Ｃ 寄生素子 ２５ａ 寄生抵抗 ２５ｂ 寄生容量 ２６Ａ 第２のＮＡＮＤ素子 ２７Ａ 第６のネット ２８Ａ 第４のインバータ素子 ２９Ａ 第７のネット ３０Ａ 第５のインバータ素子 ３１Ａ 第８のネット ３２Ａ 第９のネット ３３Ａ 第６のインバータ素子 ３４Ａ 第１０のネット ３５Ａ 第７のインバータ素子 ３６Ａ 第１１のネット ３７Ａ 第１２のネット ４１ 第１の配線 ４２ 第２の配線 ５１ カップリング容量 ６１ カップリング容量

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 複数の素子と該複数の素子同士を接続す
    る複数のパスとを有する半導体集積回路における前記各
    素子の動作タイミングを解析するための前記パスに起因
    する寄生素子を抽出する半導体集積回路の設計方法であ
    って、 前記各素子の接続情報が記述されたネットリストに基づ
    いて、前記複数のパスのうち遅延時間が所定量を超える
    パスを寄生素子抽出パスとして選別するパス選別工程
    と、 前記ネットリストに基づいて、前記各素子ごとに図形パ
    ターンを作成すると共に、作成した図形パターンごとに
    レイアウトを行なってレイアウトデータを作成するレイ
    アウトデータ作成工程と、 前記レイアウトデータに基づいて、前記複数のパスから
    寄生素子を抽出する際に、前記寄生素子抽出パスと対応
    する図形データのうちから寄生素子を抽出する寄生素子
    抽出工程とを備えていることを特徴とする半導体集積回
    路の設計方法。
  2. 【請求項２】 複数の素子と該複数の素子同士を接続す
    る複数のパスとを有する半導体集積回路における前記各
    素子の動作タイミングを解析するための前記パスに起因
    する寄生素子を抽出する半導体集積回路の設計方法であ
    って、 前記各素子の接続情報が記述されたネットリストに基づ
    いて、前記各素子ごとに図形パターンを作成すると共
    に、作成した図形パターンごとにレイアウトを行なって
    配線長情報を含むレイアウトデータを作成するレイアウ
    トデータ作成工程と、 前記レイアウトデータに基づいて、前記複数のパスごと
    に一のパスに含まれる配線の配線長を算出し、算出した
    配線長が所定の長さを超えるパスを寄生素子抽出パスと
    して選別するパス選別工程と、 前記レイアウトデータに基づいて、前記複数のパスから
    寄生素子を抽出する際に、前記寄生素子抽出パスと対応
    する図形データのうちから寄生素子を抽出する寄生素子
    抽出工程とを備えていることを特徴とする半導体集積回
    路の設計方法。
  3. 【請求項３】 前記パス選別工程は、前記レイアウトデ
    ータに基づいて、前記複数のパスのうち遅延時間が所定
    量を超えるパスを寄生素子抽出パスとして選別する工程
    を含むことを特徴とする請求項２に記載の半導体集積回
    路の設計方法。
  4. 【請求項４】 複数の素子と該複数の素子同士を接続す
    る複数のパスとを有する半導体集積回路における前記各
    素子の動作タイミングを解析するための前記パスに起因
    する寄生素子を抽出する半導体集積回路の設計方法であ
    って、 前記各素子の接続情報が記述されたネットリストに基づ
    いて、前記各素子ごとに図形パターンを作成すると共
    に、作成した図形パターンごとにレイアウトを行なって
    配線長情報を含むレイアウトデータを作成するレイアウ
    トデータ作成工程と、 前記レイアウトデータに基づいて、前記複数のパスのう
    ち互いに隣接するパス同士における配線の並行部分の長
    さを算出し、算出した並行部分の長さが所定の長さを超
    える並行パスを寄生素子抽出パスとして選別するパス選
    別工程と、 前記レイアウトデータに基づいて、前記複数のパスから
    寄生素子を抽出する際に、前記寄生素子抽出パスと対応
    する図形データのうちから寄生素子を抽出する寄生素子
    抽出工程とを備えていることを特徴とする半導体集積回
    路の設計方法。
  5. 【請求項５】 前記パス選別工程は、前記レイアウトデ
    ータに基づいて、前記複数のパスのうち遅延時間が所定
    量を超えるパスを寄生素子抽出パスとして選別する工程
    を含むことを特徴とする請求項４に記載の半導体集積回
    路の設計方法。
  6. 【請求項６】 複数の素子と該複数の素子同士を接続す
    る複数のパスとを有する半導体集積回路における前記各
    素子の動作タイミングを解析するための前記パスに起因
    する寄生素子を抽出する半導体集積回路の設計方法であ
    って、 前記各素子の接続情報が記述されたネットリストに基づ
    いて、前記各パスごとに遅延時間を算出する遅延時間算
    出工程と、 前記ネットリストに基づいて、前記各素子ごとに図形パ
    ターンを作成すると共に、作成した図形パターンごとに
    レイアウトを行なってレイアウトデータを作成するレイ
    アウトデータ作成工程と、 前記複数のパスのうち、算出した前記遅延時間が所定量
    を超えるパス、又は前記レイアウトデータから前記複数
    のパスごとに一のパスに含まれる配線の配線長を算出
    し、算出した配線長が所定の長さを超えるパスを寄生素
    子抽出パスとして選別するパス選別工程と、 前記レイアウトデータに基づいて、前記複数のパスから
    寄生素子を抽出する際に、前記寄生素子抽出パスと対応
    する図形データのうちから寄生素子を抽出する寄生素子
    抽出工程とを備えていることを特徴とする半導体集積回
    路の設計方法。
  7. 【請求項７】 複数の素子と該複数の素子同士を接続す
    る複数のパスとを有する半導体集積回路における前記各
    素子の動作タイミングを解析するための前記パスに起因
    する寄生素子を抽出する半導体集積回路の設計方法であ
    って、 前記各素子の接続情報が記述されたネットリストに基づ
    いて、前記各パスごとに遅延時間を算出する遅延時間算
    出工程と、 前記ネットリストに基づいて、前記各素子ごとに図形パ
    ターンを作成すると共に、作成した図形パターンごとに
    レイアウトを行なってレイアウトデータを作成するレイ
    アウトデータ作成工程と、 前記複数のパスのうち、算出した前記遅延時間が所定量
    を超えるパス、又は前記レイアウトデータから前記複数
    のパスのうち互いに隣接するパス同士における配線の並
    行部分の長さを算出し、算出した並行部分の長さが所定
    の長さを超える並行パスを寄生素子抽出パスとして選別
    するパス選別工程と、 前記レイアウトデータに基づいて、前記複数のパスから
    寄生素子を抽出する際に、前記寄生素子抽出パスと対応
    する図形データのうちから寄生素子を抽出する寄生素子
    抽出工程とを備えていることを特徴とする半導体集積回
    路の設計方法。
  8. 【請求項８】 前記パス選別工程は、算出した配線の並
    行部分の長さが所定の長さを超えるパスをクロストーク
    の解析対象パスとして選別する工程を含み、 前記寄生素子抽出工程は、前記複数のパスから寄生素子
    を抽出する際に、前記クロストークの解析対象パスと対
    応する図形データのうちから寄生素子を抽出する寄生素
    子抽出工程を含むことを特徴とする請求項７に記載の半
    導体集積回路の設計方法。
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