JP2011243220A - 電子回路設計システムとプリント基板の設計装置 - Google Patents

Abstract

【課題】ＡＣスペック（タイミング条件）による回路設計・レイアウト設計条件を半自動で行うことを可能とし、回路動作の安定化を実現するシステムと装置の提供。
【解決手段】部品を選択し、端子情報、入出力属性、ＡＣスペックを含むタイミングデータベースを作成する工程（Ｓ１、Ｓ２）と、回路設計用情報から回路図を作成する工程（Ｓ３）と、部品の接続が確定した時点で接続情報を抽出しタイミングの照合を行う工程（Ｓ４、Ｓ５）と、前記部品の配置及び配線を含むレイアウト設計を行う工程（Ｓ６）と、ネットリストとレイアウト情報からデータ配線とクロック配線の配線長を抽出し、各配線の配線遅延時間を導出する工程（Ｓ７）と、導出された配線遅延時間から部品間のタイミング制約を満たしているか検証する工程（Ｓ８）とを含む。
【選択図】図１

Description

本発明は、電子回路の配置・配線等の設計技術に関し、特に、電子回路用プリント基板のフロアープランに用いて好適なシステムと装置に関する。

近時、半導体デバイス（ＩＣ、ＬＳＩ）は、微細化（例えばゲート長の縮減）・高集積化の進展が著しく、動作周波数の向上も著しい。半導体デバイスの高速化（駆動クロック周波数の向上）は、電子回路設計を困難なものとしている。

プリント基板の設計において、クロック周期の短縮に伴い、プリント基板の配線による遅延等が無視できなくなってきており、プリント基板の配線の如何によっては、半導体デバイスが要求するＡＣスペック（AC specifications）を満足することができない状態になっている。

なお、特許文献１（特開平７−５６９８０号公報）には、部品ライブラリ中にタイミング条件を格納する手法が開示されている。しかしながら、この手法の場合、ＩＣ（ＬＳＩ）のＡＣスペックから計算した結果を自らが入力しなければならず、計算間違いや勘違いといったミスが発生する可能性がある。

また、特許文献２（再公表特許 ＷＯ２００４／０４６９７５号公報）には、セル配置及び配線処理が済んだ電子回路設計のタイミングを改善する発明が開示されているが、タイミング改善のために、セル（バッファ）の置き換えを行うというものである。

特開平７−５６９８０号公報 再公表特許 ＷＯ２００４／０４６９７５号公報

半導体部品の高速化に伴い、プリント基板の設計の良し悪しが、電子回路の設計仕様の具現化を左右しているといっても過言でない。

したがって、本発明は、上記課題に鑑みて創案されたものであって、その目的は、ＡＣスペック（タイミング条件）を満たした回路設計・レイアウト設計を半自動で行うことを可能とし、回路動作の安定化を実現するシステムと装置を提供することにある。

本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。

本発明の１つの側面（アスペクト）に係る方法は、
（ａ）選定された部品の端子情報、入出力属性、タイミング情報（ＡＣスペック）を含むタイミングデータベースを作成する工程と、
（ｂ）回路設計用情報から回路図を作成する工程と、
（ｃ）前記回路図から部品の接続情報を抽出し、前記タイミングデータベースを参照して、前記部品に関してタイミングの照合を行い、前記部品がタイミング的に接続可能なものであるか否かをチェックする工程と、
（ｄ）前記工程（ｃ）でタイミング的に接続可能と判定された部品の配置及び配線を含む、プリント基板のレイアウト設計を行う工程と、
（ｅ）前記（ｄ）でレイアウト設計されたプリント基板に対して、そのネットリストとレイアウト情報とから、データ配線、クロック配線の配線長を抽出し、各配線の配線遅延時間を導出する工程と、
（ｆ）前記導出された配線遅延時間と、前記タイミングデータベースとを参照して、部品間のデータ配線とクロック配線の遅延が、所定のタイミング制約を満たしているか検証する工程と、
を含む。

本発明に係る方法において、前記工程（ｃ）でのタイミング照合の結果、前記部品が不適と判定された場合、前記工程（ａ）に戻り、別の部品を選定し、前記選定された別の部品のタイミングデータベースを作成する。

本発明に係る方法において、前記工程（ｃ）では、データを出力する部品の出力バッファの有効パルス幅が、データを受信する部品の入力バッファのセットアップタイムとホールドタイムの和よりも大きいか否かチェックするようにしてもよい。

本発明に係る方法において、前記工程（ｆ）では、
動作周波数情報を入力し、クロック周期をＴｃｙｃとし、
前記タイミングデータベースに格納された前記部品のタイミング情報（ＡＣスペック）として、
データを受信する部品の入力バッファのセットアップタイムをＴｓ、
前記データを受信する部品の入力バッファのホールドタイムをＴｈ、
データを出力する部品の出力バッファの出力保持時間をＴｏｈ、
前記データを出力する部品の出力バッファのアクセス時間をＴａｃ
とし、
前記導出された配線遅延時間が、
前記データを出力する部品と前記データを受信する部品間のデータ配線の遅延Ｔｄと、
前記データを出力する部品と前記データを受信する部品間のクロック配線の遅延Ｔｃｓと、
を含む場合に、
Ｔｈ−Ｔｏｈ＜Ｔｄ−Ｔｃｓ＜Ｔｃｙｃ−Ｔａｃ−Ｔｓ
が成り立つか否かチェックすることで、部品間のタイミング制約を満たしているか検証するようにしてもよい。

本発明に係る方法において、前記工程（ｆ）での部品間のタイミング照合の結果、不適と判定された場合、前記工程（ｄ）に戻り、再度、前記部品の配置及び配線のレイアウト設計を行う。

本発明の１つの側面（アスペクト）に係るシステムは、選定された部品の端子情報、入出力属性、タイミング情報（ＡＣスペック）を含むタイミングデータベースを作成する第１の手段と、
回路設計用情報から作成された回路図に基づき、部品の接続が確定した時点で接続情報を抽出し、前記タイミングデータベースを参照して、前記部品のタイミングの照合を行い、前記部品がタイミング的に接続可能なものであるか否かをチェックする第２の手段と、
前記タイミング照合の結果、適格とされた部品の配置及び配線を含む、レイアウト設計されたプリント基板に対して、そのネットリストとレイアウト情報から、データ配線、クロック配線の配線長を抽出し、各配線の配線遅延時間を導出する第３の手段と、
前記導出された配線遅延時間と、前記タイミングデータベースとを参照して、部品間のデータ配線とクロック配線の遅延が、所定のタイミング制約を満たしているか検証する第４の手段と、を含む。

本発明に係るシステムにおいて、前記第２の手段によるタイミング照合の結果、前記部品が不適と判定された場合、別の部品が選定され、前記別の部品タイミングデータベースが作成される構成としてもよい。

本発明に係るシステムにおいて、前記第２の手段は、データを出力する部品の出力バッファの有効パルス幅が、データを受信する部品の入力バッファのセットアップタイムとホールドタイムの和よりも大きいか否かチェックする構成としてもよい。

本発明に係るシステムにおいて、前記第４の手段は、
動作周波数情報を入力し、クロック周期をＴｃｙｃとし、
前記タイミングデータベースに格納された前記部品のＡＣスペックとして、
データを受信する部品の入力バッファのホールドタイムをＴｈ、
前記データを受信する部品の入力バッファのセットアップタイムをＴｓ、
データを出力する部品の出力バッファの出力保持時間をＴｏｈ、
前記データを出力する部品の出力バッファのアクセス時間をＴａｃ
とし、
前記導出された配線遅延時間が、
前記データを出力する部品と前記データを受信する部品間のデータ配線の遅延Ｔｄと、
前記データを出力する部品と前記データを受信する部品間のクロック配線の遅延Ｔｃｓと、
を含む場合に、
Ｔｈ−Ｔｏｈ＜Ｔｄ−Ｔｃｓ＜Ｔｃｙｃ−Ｔａｃ−Ｔｓ
が成り立つか否かチェックすることで、部品間のデータ配線とクロック配線の遅延が、タイミング制約を満たしているか検証する構成としてもよい。

本発明に係るシステムにおいて、前記第４の手段での部品間のタイミング照合の結果、不適と判定された場合、プリント基板のレイアウト設計が再び実行される構成としてもよい。

本発明の他の側面（アスペクト）に係るシステムは、
レイアウト設計段階又はレイアウト設計終了後の電子回路に対して、ネットリストとレイアウト情報とから、少なくとも、クロック信号に応答してデータを出力する第１の部品と、クロック信号に応答して前記第１の部品からのデータをサンプルする第２の部品とに関して、データ配線とクロック配線の配線長を抽出し、前記データ配線と前記クロック配線の配線遅延時間をそれぞれ導出する第１の手段と、
前記導出された配線遅延時間と、前記第１及び第２の部品のタイミング情報（ＡＣスペック）と、動作周波数情報と、から、前記第１の部品と前記第２の部品間のデータ配線とクロック配線の遅延が、予め定められた所定のタイミング制約を満たしているか検証する第２の手段と、を備えている。

本発明に係るシステムにおいて、レイアウト設計の実行前に、部品の接続情報とタイミング情報（ＡＣスペック）に基づき、前記第１の部品と前記第２の部品がタイミング的に接続可能なものであるか否かをチェックする第３の手段を備えた構成としてもよい。好ましくは、第３の手段は、第１の部品の有効パルス幅が前記第２の部品のセットアップタイムとホールドタイムの和よりも大きい場合に、前記第１の部品と前記第２の部品がタイミング的に接続可能と判定する。

本発明に係るシステムにおいて、前記第２の手段は、クロック周期をＴｃｙｃとし、
前記部品のＡＣスペックとして、
前記第２の部品のセットアップタイムをＴｓ、
前記第２の部品のホールドタイムをＴｈ、
前記第１の部品の出力バッファの出力保持時間をＴｏｈ、
前記第１の部品の出力バッファのアクセス時間をＴａｃ
とし、
前記第１の部品と前記第２の部品間のデータ配線の遅延をＴｄ、前記第１の部品と前記第２の部品間のクロック配線の遅延をＴｃｓとした場合に、
Ｔｈ−Ｔｏｈ＜Ｔｄ−Ｔｃｓ＜Ｔｃｙｃ−Ｔａｃ−Ｔｓ
が成り立つか否かチェックすることで、部品間のタイミング制約を満たしているか検証する構成としてもよい。

本発明によれば、ＡＣスペック（タイミング条件）を満たした回路設計・レイアウト設計を半自動で行うことを可能とし、部品のＡＣスペックを考慮して部品間の接続を行うことで、回路動作の安定化を実現することができる。

本発明の一実施例の構成と処理の全体を説明するための図である。 デバイスのタイミングチャートの一例を示す図である。 タイミングデータベースの一例を示す図である。 部品間のタイミング関係の一例を説明する図である。 本実施例において用いられる、分岐配線の遅延時間の計算の一例を説明する図である。

上記した本発明についてさらに詳細に説述すべく添付図面を参照して説明する。本発明は、回路設計において、部品（ＩＣ、ＬＳＩ）のＡＣ規格から部品個別のタイミングデータベースを作成し、回路設計における部品の接続性の照合を行うことで、レイアウト設計における適切な配線条件を提供する。

本発明に係る設計方法は、大略以下の３つのフェーズ：
（１）部品のデータシートからセットアップ時間、ホールド時間、アクセス時間、出力保持時間、参照信号を抽出し、タイミングデータベース（タイミングライブラリ）を作成するフェーズ；
（２）回路図から接続情報を抽出して入力ＩＣと出力ＩＣがタイミング的に接続可能か判断するフェーズ；
（３）部品配置を行い配線長予測および遅延時間予測を行ってタイミング条件が満足できるかを判断するフェーズ；
を含む。

本発明に係るシステムは、レイアウト設計の実行前に、回路図の部品の接続情報と、部品のタイミングデータベースのタイミング情報（ＡＣスペック）に基づき、クロック信号に応答してデータを出力する第１の部品と前記第１の部品からのデータをサンプルする第２の部品とがタイミング的に接続可能なものであるか否かをチェックする処理（図１のＳ４、Ｓ５）を実行する手段を備えている。より詳細には、第１の部品の有効パルス幅が、第２の部品のセットアップタイムとホールドタイムの和よりも大きい、というタイミング制約を満たしているか否かチェックする。

本発明に係るシステムは、レイアウト設計段階又はレイアウト設計終了後の回路に対して、ネットリストとレイアウト情報とから、少なくとも、前記第１の部品と第２の部品とに関して、データ配線とクロック配線の配線長を抽出し、前記データ配線と前記クロック配線の配線遅延時間をそれぞれ導出する処理（図１のＳ７）を実行する手段を備え、前記導出された配線遅延時間と、前記第１及び第２の部品のＡＣスペック情報と、動作周波数情報と、から、前記第１の部品と前記第２の部品間のデータ配線とクロック配線の遅延が、予め定められた所定のタイミング制約を満たしているか検証する処理（図１のＳ８）を実行する手段を備えている。

本発明は、回路設計段階で部品の選択ミス、部品配置段階で自動タイミング設計を実現する手段を提供することで、半導体部品（ＩＣ、ＬＳＩ）の高速化においても、安定した設計品質を確保することができる。以下、具体的な実施例に即して説明する。

図１は、本発明の一実施例を説明するための図である。図１には、本実施例の設計システムにおける全体の処理として、プリント基板設計における回路設計からレイアウト設計までの工程が示されている。本実施例において、処理工程は、大略、以下の３つのフェーズに区分される。

＜フェーズ１＞
部品の選択を行い（ステップＳ１）、タイミングデータベースを作成する（ステップＳ２）。

＜フェーズ２＞
回路設計を行い（ステップＳ３）、回路の接続情報を抽出し（ステップＳ４）、タイミングデータベースに基づき、接続不可能な信号を照合し（ステップＳ５）、警告を発して、部品選択工程（ステップＳ１）へ戻す。

＜フェーズ３＞
レイアウト設計を行い（ステップＳ６）、配線遅延情報を抽出し（ステップＳ７）、タイミングデータベースに基づきタイミング条件を満足できるかを照合し（ステップＳ８）、警告を発してレイアウト設計（ステップＳ６）にフィードバックする。

以下、各フェーズについて説明する。

＜部品選択＞
部品選定の際には、ＩＣベンダ（なお、ＬＳＩ、メモリデバイス等も含めてＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）という）の供給するデータシートを参照し、所望する仕様が満足できるかを調査するために使用するが、部品の採用を決定した場合のＡＣスペック（セットアップタイム、ホールドタイム等のタイミング情報の仕様）を抽出するために使用する。一般に、ＡＣスペックは、例えば図２に示すようなタイミングチャートで示される。入力バッファは、基準信号（図２ではＣＬＯＣＫ）に対して、セットアップタイム（Ｓｅｔｕｐ ｔｉｍｅ）（Ｔｓ）とホールドタイム（Ｈｏｌｄ Ｔｉｍｅ）（Ｔｈ）が規定され、出力バッファは、基準信号に対して、アクセスタイム（Ａｃｃｅｓｓ Ｔｉｍｅ）（Ｔａｃ）と、出力保持時間（Ｏｕｔｐｕｔ ｈｏｌｄ ｔｉｍｅ）（Ｔｏｈ）が規定される。ＩＣのデータシートによっては、ＡＣスペックの規定の仕方が異なる場合もあるが、適宜読み替えることは可能である。なお、セットアップタイム（Ｔｓ）は、ラッチ等において、入力信号（ＩＮＰＵＴ）を正しくサンプルするために、クロックの有効エッジ以前に入力信号を安定に保持しなければならない最小時間である。ホールドタイム（Ｔｈ）は、ラッチ等において入力信号を正しくサンプルするために、クロックの有効エッジ以降に入力信号を安定に保持しておかなければならない最小時間である。有効パルス時間（Ｔｖａｌ）は、出力信号（ＯＵＴＰＵＴ）のパルス幅（図２では、出力信号のパルス前縁からパルス後縁で規定されるパルス幅のうち最小の時間）、アクセス時間（Ｔａｃ）は、クロック（ＣＬＯＣＫ）の有効エッジから出力信号（ＯＵＴＰＵＴ）のパルス後縁のうち最短のエッジまでの時間とされ、出力保持時間（Ｔｏｈ）は、クロック（ＣＬＯＣＫ）の有効エッジから出力信号（ＯＵＴＰＵＴ）のパルス後縁のうち最後方のエッジまでの時間とされる。出力信号（ＯＵＴＰＵＴ）の有効パルス時間を規定する前縁エッジから最後方のエッジまでは、１クロック周期Ｔｃｙｃに対応する。

＜タイミングデータベース作成＞
データシートから読み取ったＡＣスペックは、図３（Ａ）のように、端子番号、端子名、入出力属性（Ｉ（入力）ピン、Ｏ（出力）ピン、Ｉ／Ｏ（入出力）ピン）、セットアップ時間、ホールド時間、アクセス時間、出力保持時間、参照端子名を抽出しデータベース化する。ＤＱ０〜ＤＱ７等において、参照端子名がＣＬＯＣＫとあるとは、セットアップ時間、ホールド時間等のＡＣスペックで参照される端子がクロックＣＬＯＣＫであることを規定している。電源端子ＶＤＤ、ＶＤＤＱ、ＶＳＳ、ＶＳＳＱ等は、端子番号と端子名のみが設定される。クロックも端子番号と端子名が設定される。部品タイミングデータベース１０２は、１部品ごとに作成し、回路設計用ライブラリや実装設計用ライブラリと関連付けて登録しておく。

また、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）付きのクロックドライバについては、個別にＰＬＬが認識できるようにデータベース化を行う。図３（Ｂ）に示す例では、端子名１Ｙ１〜１Ｙ７等のＰＬＬ属性はＰＬＬと規定され、ＰＬＬからの出力クロックが用いられる。端子名ＣＬＫはＰＬＬの基準クロックであり属性はＲＥＦである。ＰＬＬ属性がＦＢＯである端子名ＦＢＯＵＴはＰＬＬのフィードバック出力、ＰＬＬ属性がＦＢＩである端子名ＦＢＩＮはＰＬＬのフィードバック入力である。

＜回路図作成＞
回路設計（図１のステップＳ３）は、回路設計用ライブラリ（不図示）を呼び出して回路端子と回路端子との接続条件を付加することで、回路図を作成する。なお、タイミング設計には、回路の動作周波数（または周期）が必要であるため、回路図のクロック信号には、これを属性として入力する。

＜接続情報抽出＞
接続情報抽出（図１のステップＳ４）は、回路図の入力が全て終了した時点、あるいは、半導体デバイスと半導体デバイス、および参照信号（クロック）の接続情報が確定した時点で、タイミングの照合を行う。

図４（Ａ）乃至（Ｃ）に、クロック信号による同期信号形態の例を示す。回路設計の段階では、配線遅延時間（図中のＴｄ、Ｔｃ、Ｔｃ１、Ｔｃ２、Ｔｆｂ）は規定できないので、出力バッファの有効パルス時間が、入力バッファ（ラッチ）のセットアップ時間とホールド時間の和より大きいことを確認する。

図２より、出力バッファの有効パルス時間Ｔｖａｌは、クロック周期Ｔｃｙｃより、アクセス時間Ｔａｃを差し引き出力保持時間Ｔｏｈを加算した値で表される。

Ｔｖａｌ＝Ｔｃｙｃ−Ｔａｃ＋Ｔｏｈ ・・・（１）

受信バッファ（ラッチ）のセットアップ時間とホールド時間の和Ｔｓ＋Ｔｈは、受信バッファに必要なパルス時間であるから、次式の関係を満たさなければならない。

Ｔｃｙｃ−Ｔａｃ＋Ｔｏｈ＞Ｔｓ＋Ｔｈ ・・・（２）

これが満足できなければ、部品の選定ミスとなる。この判定を、部品タイミングデータベース（図１の１０２）に登録されている部品全てについて行うことで、物理的に接続不可能な回路設計を防止することができる。

なお、接続情報抽出結果として、ネットリスト（図１の１０４）を出力しレイアウト設計で利用する。

＜レイアウト設計＞
図１のレイアウト設計（ステップＳ６）では、部品の配置、部品間の配線設計等を行う。

＜配線遅延情報抽出＞
図１の配線遅延情報抽出（ステップＳ７）では、ネットリストおよびレイアウト設計情報から、クロック信号、データ信号の配線長を抽出し、配線遅延時間を算出する。

この配線遅延情報の抽出処理は、レイアウト設計がすべて完了した時点で行うようにしてもよい。あるいは、レイアウト設計段階の配線工程において、所定の条件が揃った段階で、配線遅延情報の抽出処理を行ってもよい。

同一誘電率中の単位長あたりの伝播遅延時間τは一定であり、遅延時間は、配線長に比例する。配線長を抽出することで、配線遅延時間は容易に算出される。なお、一般のガラスエポキシ基板（ＦＲ−４相当）では、配線遅延τは７ｎｓ／ｍ程度である。

分岐配線の遅延時間予測配線に分岐がある場合、伝送シミュレーション等を用いて算出してもよい。しかしながら、レイアウト設計を行いながら、伝送シミュレーションを行うことは、効率が劣化する。

そこで、本実施例では、以下に説明するような、簡易な手法で配線遅延時間を求めている。

図５は、出力ＩＣ１個に対し入力ＩＣが２個接続した形態である。

出力ＩＣの出力端Ａから分岐点Ｍまでの遅延時間をＴ１、
分岐点Ｍから入力ＩＣの入力端Ｂまでの遅延時間をＴ２、
分岐点Ｍから入力ＩＣの入力端Ｃまでの遅延時間をＴ３
とする。いずれの配線も特性インピーダンスＺ_０は共通とする。

以下では、Ａ点からＢ点へ伝播する際の遅延時間を考察する。出力ＩＣから、配線ＡＭに振幅１／２の波形を駆動する。振幅１／２は、出力インピーダンスと配線の特性インピーダンスＺ_０が整合している状態を想定している。

時刻Ｔ１後に、波形は分岐点Ｍに達する。Ａ点からＭ点をみると、特性インピーダンスＺ_０の配線が２本に分岐しているため、Ｍ点以降は、特性インピーダンスＺ_０／２の配線にみえる。

反射と透過の関係：
反射係数＝（Ｚ_０／２−Ｚ_０）／（Ｚ_０／２＋Ｚ_０）＝−１／３ ・・・（３）
透過係数＝２×Ｚ_０／（Ｚ_０／２＋Ｚ_０）＝４／３ ・・・（４）
から、
Ｍ点以降には、透過する信号として、
４／３倍の振幅になるが、配線が２本に分かれるため、１本あたり、２／３倍になる。

従って、配線ＭＢ、ＭＣには、それぞれ、
振幅（１／２）×透過係数（４／３）÷２＝（振幅）１／３ ・・・（５）
の波形が透過することになる。

ここで、Ｃ点に向かう波形に注目すると、振幅１／３で伝播する波形は、入力ＩＣの入力インピーダンスが高いため、Ｃ点で全反射がおこり、振幅が２倍になる。すなわち、１／３×２＝２／３。したがって、反射した振幅１／３の波形は、Ｍ点に戻り、更に反射・透過の影響を受ける。

前述したとおり、１：２に分岐する信号は、振幅が１／３になって透過するので、
Ｃ→Ｍ→Ｂと向かう波形は、
振幅（１／３）×透過（２／３）＝２／９ ・・・（６）
となって、元々Ｍ点からＢ点へと向かう波形と重なる。

ただし、Ｍ→Ｃ→Ｍへと通過する時間２×Ｔ３ずれるため、振幅は
５／９（＝１／３＋２／９） ・・・（７）
時間２×Ｔ３だけ、階段状の歪みを持った波形となる。

この波形がＢ点に達すると、ここでも全反射が起こるため、振幅は、
１０／９（＝５／９×２） ・・・（８）
となって、入力ＩＣに受信されることになる。

ここで、波形が安定するまでの時間を伝播遅延として考えると、
Ａ→Ｍの時間：Ｔ１、
Ｍ→Ｃ→Ｍの時間：２×Ｔ３、
Ｍ→Ｂの時間：Ｔ２、
の総和になることから、
Ａ→Ｂの遅延時間＝Ｔ１＋２×Ｔ３＋Ｔ２ ・・・（９）
となる。

これは、Ａ点からＣ点への伝播遅延も同様であることから、
Ａ→Ｃの遅延時間＝Ｔ１＋２×Ｔ２＋Ｔ３ ・・・（１０）
となる。

これから、遅延時間を配線長に直した一般式で表すと、単位長あたりの伝播遅延時間τ、主幹配線長Ｌ（出力ＩＣから対象とする入力ＩＣまでの配線長、図５でＣ点を対象とする場合は、ＡＭ＋ＭＣに相当）、ｉ番目の分岐長をＬｓ（ｉ）（ｉは任意の自然数）とすると、次式（１１）で与えられる。

遅延時間＝τＬ＋２τΣ_ｉＬｓ（ｉ） ・・・（１１）

ただし、Σ_ｉは総和（ｉに関する総和）を表す演算子である。なお、分岐配線中に分岐がある場合には、分岐配線の中で、上式（１１）を適用することになる。

配線長遅延時間の予測は、データ配線のみに適用するものとして、クロック信号には適用すべきではない。

クロック信号は、電圧遷移を有意とする信号で、分岐等により、立ち上がり、立ち下がりに歪みがあると、誤動作を起こす可能性があるからである。

タイミング条件照合は、ネットリスト、レイアウト設計から抽出した遅延情報を基に、タイミング条件の妥当性照合を行う。

図４（Ａ）乃至図４（Ｃ）に示したタイミング設計例にあるように、配線遅延を考慮したタイミング条件はセットアップ条件、ホールド条件から次の通りとなる。

図４（Ａ）のソースシンクロナス回路においては、出力ＩＣ４０１からのデータ信号は配線４０３を介して入力ＩＣ４０２に入力され、出力ＩＣ４０１からのクロック信号は配線４０４を介して入力ＩＣ４０２に入力される。

配線４０３、４０４の遅延時間をＴｄ、Ｔｃとし、クロック周期をＴｃｙｃ、アクセス時間をＴａｃ、出力ＩＣ４０１の出力保持時間をＴｏｈとすると、入力ＩＣ４０２（ラッチ）のセットアップタイムＴｓとホールドタイムＴｈは、次式（１２）、（１３）の関係を満たすことが必要とされる。

Ｔｃｙｃ−Ｔａｃ−Ｔｄ＋Ｔｃ＞Ｔｓ ・・・（１２）
Ｔｏｈ＋Ｔｄ−Ｔｃ＞Ｔｈ ・・・（１３）

（１２）、（１３）式より、
Ｔｈ−Ｔｏｈ＜Ｔｄ−Ｔｃ＜Ｔｃｙｃ−Ｔａｃ−Ｔｓ ・・・（１４）
となる。

図４（Ｂ）のシンクロナス回路においては、クロックＩＣ４１３から出力ＩＣ４１１のクロック端子への配線４１４、入力ＩＣ４１２のクロック端子への配線４１６の遅延時間をＴｃ１、Ｔｃ２とし、
出力ＩＣ４１１のデータ端子から入力ＩＣ４１２のデータ端子の配線４１５の遅延をＴｄとすると、入力ＩＣ４１２（ラッチ）のセットアップタイムＴｓ、ホールドタイムＴｈは、以下（１５）、（１６）の関係を満たすことが必要とされる。

Ｔｃｙｃ−Ｔａｃ−Ｔｄ＋（Ｔｃ２−Ｔｃ１）＞Ｔｓ ・・・（１５）
Ｔｏｈ＋Ｔｄ−（Ｔｃ２−Ｔｃ１）＞Ｔｈ ・・・（１６）

（１５）、（１６）式より、
Ｔｈ−Ｔｏｈ＜Ｔｄ−（Ｔｃ２−Ｔｃ１）＜Ｔｃｙｃ−Ｔａｃ−Ｔｓ ・・・（１７）

図４（Ｃ）のＰＬＬ回路においては、ＰＬＬ付クロックＩＣ４２３から出力ＩＣ４２１のクロック端子への配線４２５、入力ＩＣ４２２のクロック端子への配線４２６の遅延時間をＴｃ３、Ｔｃ４とし、出力ＩＣ４２１のデータ端子から入力ＩＣ４２２のデータ端子の配線４２４の遅延をＴｄとし、ＰＬＬ付クロックＩＣ４２３のフィードバック配線４２７の遅延をＴｆｂすると、入力ＩＣ４２２のセットアップタイムＴｓ、ホールドタイムＴｈは、次式（１８）、（１９）の関係を満たすことが必要とされる。

Ｔｃｙｃ−Ｔａｃ−Ｔｄ＋（Ｔｃ３＋Ｔｃ４−Ｔｆｂ）＞Ｔｓ ・・・（１８）
Ｔｏｈ＋Ｔｄ−（Ｔｃ３＋Ｔｃ４−Ｔｆｂ）＞Ｔｈ ・・・（１９）

（１８）、（１９）式より、
Ｔｈ−Ｔｏｈ＜Ｔｄ−（Ｔｃ３＋Ｔｃ４−Ｔｆｂ）＜Ｔｃｙｃ−Ｔａｃ−Ｔｓ ・・・（２０）

これら式（１４）、（１７）、（２０）の中央の項の、Ｔｃ、Ｔｃ２−Ｔｃ１、Ｔｃ３＋Ｔｃ４−Ｔｆｂは、それぞれ出力ＩＣに入力されるクロックと入力ＩＣに入力されるクロックの遅延差に相当し、これをＴｃｓとおくと、上記３式は、次式（２１）と表される。

Ｔｈ−Ｔｏｈ＜Ｔｄ−Ｔｃｓ＜Ｔｃｙｃ−Ｔａｃ−Ｔｓ ・・・（２１）

タイミング設計には、データ信号とクロックの遅延時間を抽出し、上式を満足するかを確認すればよいことになる。

なお、ＰＬＬ回路はクロック入力（図４（Ｃ）のＴｃ３の入力）とフィードバック入力（同図のＴｆｂの入力）との位相差を吸収するように、クロック出力の位相を調整するため、
Ｔｃ３＋Ｔｃ４＝Ｔｆｂ ・・・（２２）
とすることで、出力ＩＣのクロック出力と入力ＩＣのクロック入力の位相差（遅延時間）０を実現する機能である。

なお、ＰＬＬ回路では、配線遅延だけでは、タイミング検証ができない。本実施例では、部品タイミングデータベース（図１の１０２）の作成時に、ＰＬＬを有するＩＣに属性を与えておく。

本実施例では、部品タイミングデータベース（図１の１０２）において、ＰＬＬ属性を検出した場合、ＩＣのクロック出力からＰＬＬのクロック入力までの遅延時間（図４のＴｃ３）とＩＣのクロック入力までの遅延時間（図４のＴｃ４）との和をフィードバックの遅延（図４のＴｆｂ）から引いた値がクロック遅延に相当する。

以上の照合を行い、部品タイミングデータベース（図１の１０２）のある全てのＩＣについて行って、全ての設計が完了となる。

本実施例によれば、部品のデータシートから抽出したＡＣスペックを、そのまま部品タイミングデータベース（図１の１０２）に登録するだけで、部品同士の接続の適否を自動で判断することができる。従来、接続性確認は、回路設計者が、データシートを見ながら行っており回路設計者の負担は大きい。一方、本実施例によれば、部品タイミングデータベース（図１の１０２）の作成の専任者をおくことで、回路設計者の負担が緩和される。

また、個々の回路設計者がタイミングデータベースの作成を担うのではなく、部品ベンダがデータシートの代わりに用意し、部品ユーザに配布する場合、データベースの信頼性が上がり、部品問題・設計問題が減少し、部品メーカおよび装置メーカにとってもメリットがある。

なお、本発明の主題に直接関係しないが、伝送シミュレーション用モデルＩＢＩＳ(Input/output buffer Information Specification)はデファクトスタンダードになっており、自由にシミュレーションが行える環境にある。タイミング条件に関しても、同様の環境があると便利である。

従来より、レイアウト設計において、回路設計者が実装制約条件を付加して、レイアウト設計者がレイアウト設計を行っているが、本発明によれば、実装制約条件を付加せずとも、設計品質を確保した設計が可能になる。

上記したとおり、本実施例は、タイミング条件に関して、タイミングデータベースを作成することを特徴の１つとしている。このタイミングデータベースに、信号のインターフェース・レベル等を付加すると、設計妥当性照合に幅が広がる。なお、前記実施例では、ＰＬＬ属性は、別形式としているが、これらを統合するようにしてもよい。

前記実施例では、図１に示したように、回路設計・レイアウト設計を一貫したものとして説明しているが、例えば、図１のレイアウト設計の部分を、フロアプラン（レイアウト設計前検討）に利用するようにしてもよい。

なお、図１において、タイミングデータベース作成（Ｓ１）、接続情報抽出（Ｓ４）、部品がタイミング的に接続可能であるか否かの判定（Ｓ５）、配線遅延情報抽出（Ｓ７）、部品間のデータ配線、クロック配線のタイミング制約のチェック（Ｓ８）等は、コンピュータ（データ処理装置）で自動で行うようにしてもよいことは勿論である。また、回路設計、レイアウト設計も、回路設計ツール、レイアウト設計ツール等を用いて自動設計で行ってもよく、設計者が介在して行う半自動あるいは一部手動で行ってもよいことは勿論である。

以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

１０１ 部品データシート
１０２ 部品タイミングデータベース
１０３ 動作周波数
１０４ ネットリスト
４０１、４１１、４２１ 出力ＩＣ
４０２、４１２、４２２ 入力ＩＣ
４０３、４１５、４２４ 配線（データ信号）
４０４、４１４、４１６、４２５、４２６、４２７ 配線（クロック信号）
４１３ クロックＩＣ
４２３ ＰＬＬ付クロックＩＣ

Claims (5)

1. レイアウト設計段階又はレイアウト設計終了後の電子回路に対して、ネットリストとレイアウト情報とから、少なくとも、クロック信号に応答してデータを出力する第１の部品と、クロック信号に応答して前記第１の部品からのデータをサンプルする第２の部品とに関して、データ配線とクロック配線の配線長を抽出し、前記データ配線と前記クロック配線の配線遅延時間をそれぞれ導出する第１の手段と、
   前記導出された配線遅延時間と、前記第１及び第２の部品のタイミング情報と、動作周波数情報と、から、前記第１の部品と前記第２の部品間のデータ配線とクロック配線の遅延が、予め定められた所定のタイミング制約を満たしているか検証する第２の手段と、
   を備えている、ことを特徴とする電子回路設計システム。
2. レイアウト設計の実行前に、部品の接続情報とタイミング情報に基づき、前記部品のタイミングの照合を行い、前記第１の部品と前記第２の部品が接続可能なものであるか否かをチェックする第３の手段をさらに備えている、ことを特徴とする請求項１記載の電子回路設計システム。
3. 前記第３の手段は、前記第１の部品の有効パルス幅が前記第２の部品のセットアップタイムとホールドタイムの和よりも大きい場合に、前記第１の部品と前記第２の部品が接続可能と判定する、ことを特徴とする請求項２記載の電子回路設計システム。
4. 前記第２の手段は、クロック周期をＴｃｙｃとし、
   前記部品のＡＣ特性として、
   前記第２の部品のセットアップタイムをＴｓ、
   前記第２の部品のホールドタイムをＴｈ、
   前記第１の部品の出力保持時間をＴｏｈ、
   前記第１の部品のアクセス時間をＴａｃ
   とし、
   前記第１の部品と前記第２の部品間のデータ配線の遅延をＴｄ、前記第１の部品と前記第２の部品間クロック配線の遅延をＴｃｓとした場合に、
   Ｔｈ−Ｔｏｈ＜Ｔｄ−Ｔｃｓ＜Ｔｃｙｃ−Ｔａｃ−Ｔｓ
   が成り立つか否かチェックすることで、部品間のタイミング制約を満たしているか検証する、ことを特徴とする請求項１記載の電子回路設計システム。
5. 請求項１乃至４のいずれか一記載の前記電子回路設計システムを備え、プリント基板に電子部品の配置及び配線を行う、プリント基板設計装置。

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