JPH04364581A - 並列演算機構による論理演算方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、論理回路の論理検証お
よびテストデ−タ作成方法に係り、特に記憶素子を含ん
だ同期的順序回路を対象にベクトル計算機・並列プロセ
ッサ等の演算機構を利用して論理シミュレーションおよ
び故障シミュレ−ションを高速に実行する技術に関する
。

【０００２】

【従来の技術】従来、ベクトル計算機等の並列演算機構
を利用して論理回路の論理シミュレーションおよび故障
シミュレーションを高速に実行する方法については、例
えば情報処理学会論文誌第２９巻第５号５２２頁から５
２８頁に記載されるように、パラレル方式を拡張した、
組合せ回路に対する動的２次元並列法による故障シミュ
レ−ション方法が知られている。

【０００３】

【発明が解決しようとする課題】並列演算機構では、複
数の処理を１度に並列に実行して計算の高速化を実現す
る。従って独立の事象をできるだけ多く集めて並列処理
できるようなデータ構造と処理過程が不可欠であり、論
理シミュレーションや故障シミュレーションでは複数の
入力パタンに対して並列処理する方法が有効である。前
記の動的２次元並列法では、パラレル方式を基本として
複数パタンについて処理の並列化を実現しているが、こ
の方式はベクトルレジスタに格納された一連の複数のパ
タンの論理値に対し、各パタンで独立に素子の論理演算
を行うものである。

【０００４】このため、フリップフロップなどの記憶素
子の論理計算を行う場合、前パタンの論理値を保持する
パタンに対しては論理値を確定することができない。例
えば図９の真理値表９０２に従って動作するＲＳフリッ
プフロップ９０１に一連の論理値パタン９０３が入力さ
れた場合、実際の動作は第１パタン目で出力値‘１’が
セットされ、第２パタン目は前パタンの値を保持するた
め出力値は‘１’であるはずであるが、前記の動的２次
元並列法ではパタン毎に独立に論理演算を行うため第２
パタン目では前パタンでの論理値情報が得られず出力値
が確定できない。従って、この方法で記憶素子を含む同
期的順序回路を取扱うことは出来ない。

【０００５】本発明の目的は、記憶素子に対する複数の
パタンに対して並列に論理演算を実行し、同期的順序回
路に対してベクトル計算機などの並列演算機構を利用し
た論理シミュレーションおよび故障シミュレーションを
可能にする、並列演算機構による論理演算方法を提供す
ることにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明による並列演算機構による並列演算方法は、
出力値が入力値の順序性に依存する記憶素子に対して複
数の入力パタンを順次与えたときに得られる出力データ
列を並列演算機構により求める論理演算方法であって、
時系列の複数パタンの各パタン毎に、当該パタンに対す
る前記記憶素子の出力値が前のパタンに依存する「保持
パタン」であるか否かを判定し、各パタンが保持パタン
であるか否かのフラグからなる第１のデータ列と、保持
パタンについては予め定めた論理値および非保持パタン
については当該パタンに対する前記記憶素子の出力論理
値からなる第２のデータ列とを求め、前記第１および第
２のデータ列に対して前記並列演算機構を用いて並列に
演算（例えば、イテレーション演算）を行なうことによ
り、前記記憶素子の出力データ列を並列に得るようにし
たものである。

【０００７】本発明は、さらに、この演算方法を利用し
た論理シミュレーション方法および故障シミュレーショ
ン方法を提供する。

【０００８】本発明による並列処理装置は、出力値が入
力値の順序性に依存する記憶素子について、複数の入力
パタンに対する当該記憶素子の出力値列を並列に計算す
る並列処理装置であって、少なくともｎ個（ｎ≧２）の
入力パタンを格納するベクトルレジスタと、時系列のｎ
個の入力パタンの各パタン毎に、当該パタンに対する前
記記憶素子の出力値が前のパタンに依存する保持パタン
であるか否かを示すｎ個の論理値からなる第１のデータ
列を格納する第１のデータレジスタと、前記保持パタン
については予め定めた論理値および非保持パタンについ
ては当該パタンに対する前記記憶素子の出力論理値を含
む計ｎ個の論理値からなる第２のデータ列とを格納する
第２のデータレジスタと、前記第１および第２のデータ
レジスタの内容に対してイテレーション演算を行なう並
列演算機構とを備えたものである。

【０００９】

【作用】記憶素子の論理値は、（１）前パタンの出力値
が論理演算に必要な場合（以下「保持パタン」とよぶ）
（２）そのパタンだけで論理値が確定する場合（以下「
非保持パタン」とよぶ）の２通りに分けられる。このこ
とに着目し、図９のフリップフロップに対する論理演算
は、図１の１０１に示すようなフローで計算可能である
。

【００１０】まず、第１段階で、ベクトルレジスタＡに
当該パタンが保持パタンであるか否かの判定フラグ（保
持パタンの場合は‘１’、非保持パタンの場合は‘０’
）をセットし、ベクトルレジスタＢに保持パタンの場合
は‘０’、非保持パタンの場合は素子のその時の出力値
をパタンに並列に計算する（保持パタンであるか否か、
および非保持パタンの出力値は、たとえばベクトル計算
機上ではベクトルレジスタを用いてパタンごとに個別に
判定・計算できる）。ＲＳフリップフロップの場合、Ｒ
＝０かつＳ＝０のとき保持パタンであり、そうでないと
きは非保持パタンであるため、レジスタＡ，Ｂの内容は
各パタンに対してそれぞれ図１の１０２、１０３のよう
になる。これらの処理はＲＳフリップフロップ以外の記
憶素子の場合でも，その素子ごとに真理値表テーブルを
準備し、論理演算実行時にこれを参照すれば、同様に実
行できる。

【００１１】次に、第２段階としてこうして求めたＡ，
Ｂに対しイテレ−ションという演算を行う。これは並列
に並んだ演算要素間相互の演算の一種で、ベクトル計算
機上の標準的な命令である。イテレ−ションの動作は、
例えばベクトル計算機の場合、「Ａ」，「Ｂ」を参照す
るベクトルレジスタ、「Ｑ」を設定するベクトルレジス
タ、「Ａｉ」，「Ｂｉ」，「Ｑｉ」をそれぞれベクトル
レジスタＡ，Ｂ，Ｑのｉ番目のベクトル要素の値とすれ
ば次の式で与えられる動作を行う。 Ｑｉ　＝　Ｑｉ−１＊Ａｉ　＋　Ｂｉ この命令は例えば図１０に示す構成で実行できる。この
命令を、上で求めたレジスタＡ，Ｂの値に適用すれば、
保持パタン（Ａｉ＝１，Ｂｉ＝０の場合）に対してはＱ
ｉには前パタンでの論理値が複写され、非保持パタン（
Ａｉ＝０の場合）に対してはＢｉの値と同じ論理値がＱ
ｉにセットされる。このようにして、図１の１０４で示
すようにＲＳフリップフロップの出力論理値が複数パタ
ンについて並列に計算できる。

【００１２】この並列演算方法は、論理シミュレーショ
ンおよび故障シミュレーションに有効に利用することが
できる。

【００１３】

【実施例】以下、本発明の実施例について詳細に説明す
る。第１の実施例として、本発明をベクトル計算機を用
いて論理シミュレーションに適用する場合を図を用いて
説明する。図２は本発明による論理シミュレーションの
処理の流れを示したものである。同図中、２０１で示す
記憶素子の論理演算処理が、従来技術にない新しい処理
である。

【００１４】一般に、論理シミュレーションは信号変化
をイベントとして表現し、イベントの受理、論理演算、
イベントの登録を繰り返すことにより、回路内の信号変
化を計算する。対象とする回路は同期的順序回路なので
、信号遅延などを考慮する必要がない。従って、回路の
出力値及び回路内部の論理値は各パタンの印加時に確定
することを前提にしている。なお、本実施例におけるイ
ベントとは、ｎ個のパタン（以下、これらの集合をパタ
ンセットと呼ぶ）を同時に（すなわち並列に）処理する
ため、あるパタンでの信号値とそのパタンのｎパタン前
の信号値を比較したときの信号変化のことと定義する。

【００１５】図２に示すように、論理シミュレーション
では、まず、パタンセットの入力論理値をセットする（
２００）。すなわち、入力論理値を受ける素子について
、論理値表３０１の該当位置に１パタンセット分の複数
パタンを設定する。続くイベント受理（２０３）では、
イベントがある素子で発生した場合、シンク側につなが
る素子を取り出し、その素子への入力信号値を求める。 なお、最初のパタンセットの設定時は、前回のパタンセ
ットが存在しないために、無条件に各入力論理値が変化
したとみなす。次の素子論理演算（２０４）では、その
登録された素子の論理値を計算する。イベント登録（２
０５）では素子の論理値が前の状態に比べて変化した場
合のみイベントとして登録する。残りイベントがあれば
（２０８）、イベント受理２０３へ戻る。残りイベント
がなくなれば、次のパタンセットがなくなるまで（２０
９）、パタンセットの入力論理値セット（２００）へ戻
る。なお、論理演算（２０４）では、受理素子が記憶素
子か否かを判定し（２０６）、記憶素子ならば記憶素子
の論理演算を行ない（２０１）、記憶素子でなければ組
合せ素子の論理演算を行なう（２０７）。

【００１６】これらの処理を実現するために、図３に示
した各テーブルを使用する。論理値表３０１は、１パタ
ンセット内のパタン番号３０２と、対象となる回路内の
全素子の素子番号３０３で指される２次元のテーブルで
あり、ある素子のあるパタンでの論理値３０４を格納す
る。イベントスタック３１１は、イベントを受理した素
子の素子番号３１２とパタン番号３１３との対を格納す
る。論理テーブル３２１は、回路内の各素子に対し素子
の機能３２３と、入力ピン対応にソース側の素子番号３
２４を、出力ピン対応にシンク側の素子番号３２５を格
納して、論理の接続関係を表す。

【００１７】次に、これらのテ−ブルがどのように使用
されるかを図２の処理の流れに従って説明する。まず、
１パタンセット分の論理値を論理値表３０１の入力ピン
に対応する箇所にセットする。そして論理テーブル３２
１から入力ピンのシンク先の素子番号を検索してイベン
トスタック３１１に素子番号とそのパタン番号を登録す
る（２００）。なお、最初のパタンセットの設定時は、
前回のパタンセットが存在しないために、無条件に各入
力論理値が変化したとみなして、入力論理値を受ける素
子およびその論理値をイベントスタック３１１に登録す
る。次に、イベント受理（２０３）では、イベントスタ
ック３１１に登録された素子番号をキーにして、当該素
子をシンクにもつソース素子の論理値を集める。論理演
算（２０４）では、パタンセット内でイベントスタック
３１１に登録された素子を集め、それらに対して論理演
算を行うが、ここで記憶素子および組み合わせ素子がイ
ベントスタック３１１に登録されている場合、記憶素子
の論理演算と記憶素子以外の組合せ素子の論理演算を別
の方法で行う。この論理演算処理については後に詳述す
る。論理演算の結果、当該素子のそのパタンでの論理値
が論理値表３０１の対応する部分に登録された論理値と
比較して変化している場合、イベントとしてイベントス
タックに登録する（２０５）。処理されていないイベン
トがなくなるまでイベント受理・論理演算・イベント登
録を繰り返す（２０８）。これらの一連の処理（２０２
）が１つのパタンセットに対して終了すれば（２０９）
、新たに次のパタンセットの論理値を論理値表の入力ピ
ンに対応する箇所にセットする（２００）。この時、前
回のパタンセット処理時と論理値の異なる場合だけイベ
ントとしてシンク側に伝える。以下、再び処理２０２を
繰り返す。これをすべてのパタンが終了するまで繰り返
す（２０９）。

【００１８】以上、図２の流れに従って論理シミュレー
ションの手順を説明した。

【００１９】次に、ＲＳフリップフロップを含む図４の
回路例を用いて、論理演算の方法を詳しく説明する。図
４は、３個の入力点４０１，４０２，４０３（Ｉ１，Ｉ
２，Ｉ３）と、これらの出力を受けるＡＮＤゲート４０
４，４０５（Ｋ，Ｌ）と、ＲＳフリップフロップ４０６
と、出力点４０７（Ｏ）を有する。

【００２０】図５に、図４の回路の入力点Ｉ１，Ｉ２，
Ｉ３に印加されるパタン番号１〜６の一連のパタン（す
なわちパタンセット）５０１を示す。ここでは、パタン
セットのパタン数を‘６’とする。入力点Ｉ１，Ｉ２，
Ｉ３に印加される入力論理値により、ＡＮＤゲートＫ，
Ｌの入力ピンＫ１，Ｋ２，Ｌ１，Ｌ２には、図５の５０
２で示す値が伝播する。ここで、ＡＮＤゲートＫ，Ｌは
ともに組合せ素子のため、パタン毎に個別の論理演算が
実行でき、結果として図５の５０３で示す値が出力値と
なる。次に、ＡＮＤゲートＫ，Ｌの出力値がそのままＲ
Ｓフリップフロップ４０６の入力Ｒ，Ｓにそれぞれ伝播
するが、ＲＳフリップフロップ４０６は記憶素子である
ため、あるパタンでイベントが伝わらなくても前パタン
の影響でそれ以降のパタンの出力値が全て変化してしま
う可能性がある。従って論理演算は全てのパタンに対し
て実行する必要がある。

【００２１】ここで、図１のフロー１０１に従って記憶
素子用の論理演算（図２の２０１に相当）の手順を説明
する。まず、図５の５０４に示すように、第１段階で当
該パタンが保持パタンであるとき（Ｒ＝０かつＳ＝０の
とき）‘１’を、それ以外の場合‘０’を、ベクトルレ
ジスタＡの各ベクトル要素にセットする。次に、図５の
５０５に示すように、当該パタンが保持パタンであると
き‘０’を、それ以外のときそのパタンでの出力値（図
７の真理値表で定まるＱ値）をベクトルレジスタＢの各
ベクトル要素にセットする。第２段階で、ベクトルレジ
スタＡ，Ｂに前述したイテレ−ション命令を適用すれば
、図５の５０６に示すように、保持パタンに対しては前
パタンでの論理値が複写され、非保持パタンではベクト
ルＢの論理値がそのままセットされる。結果として、出
力点Ｏで観測される論理値Ｑ（Ｏ）が複数パタンに並列
に算出できたことになる。

【００２２】図１０にイテレーション命令を実行する回
路例を示す。すなわち、レジスタＡの要素１００１，１
００４，…，１００７と、レジスタＢの要素１００２，
１００５，…１００８と、ビット加算器１０１３，１０
１４，…，１０１５と、ビット乗算器１０１１，…，１
０１２と、レジスタＱの要素１００３，１００６，…，
１００９とからなる。Ａｉ，Ｂｉ，Ｑｉはそれぞれベク
トルレジスタＡ，Ｂ，Ｑのｉ番目の要素を示す。ビット
加算器はビット毎の論理和を、ビット乗算器はビット毎
の論理積を行なうユニットである。Ｑ１の値としてはＢ
１の値がそのままセットされ、Ｑ２には、Ｑ１とＡ２と
の論理積とＢ２との論理和の値がセットされ、という様
に全体として上記イテレーション命令の演算式が実現さ
れる。なお、Ｑｉの値は、ｉの値が小さい順に順次シリ
アルに決まるが、ビット加算器、ビット乗算器ともにフ
リップフロップを含まずに、クロックを介さない動作が
行なえるため、通常、クロックで制御される論理値の設
定は、シリアルにＱ１，Ｑ２，…，Ｑｎに値をセットす
る場合にｎサイクル必要であるところ、図１０の回路例
ではｎサイクルより充分短いサイクルで上記動作が実現
できる。

【００２３】以上のようにして、記憶素子を含んだ回路
でも複数パタンについて並列に論理シミュレーションが
実行できる。

【００２４】第２の実施例として、本発明をベクトル計
算機を用いて診断データ作成に適用する場合を図を用い
て説明する。

【００２５】図６は本発明による診断データ作成処理の
流れを示したものである。故障シミュレーション（６０
２）では、故障が存在しない場合と、回路内のいずれか
の部分に故障が存在した場合の信号値の変化をイベント
として扱い、このイベントを処理することによってその
パタンでの検出故障を同定する。このため、図７に示す
ように先の実施例での論理値表に故障時の論理値を追加
した論理値表７０１を使用する。すなわち、１パタンセ
ットがｎパタンで構成されるとしたとき、１からｎまで
のパタン番号７０２と、対象となる回路内の全素子の素
子番号７０３で指定される２次元のテーブルに、故障が
存在しない場合の正常論理値７０４と故障を仮定した場
合の故障論理値７０５とを格納する。そして、この正常
論理値と故障論理値との差がイベントとして取り扱われ
る。論理テーブル、イベントスタックの構成は第１の実
施例と同様である。

【００２６】図６の流れに従って診断データ作成の処理
方式を説明する。先ず、パタンセットごとに故障を仮定
しない状態で正常シミュレーションを行い、回路内部の
論理値を計算して論理値表７０１の正常論理値７０４に
セットする（６０１）。これは第１の実施例の論理シミ
ュレーションのパタンセット単位の処理とまったく同様
である。次に、回路内に故障値を挿入し（６０３）、正
常時との信号値の相違を算出する。この処理は、図７に
示す故障管理テーブル７１１をもとに論理値表の故障仮
定点に対応する位置（１パタンセット分すべて）に故障
論理値を登録し、その論理値が正常論理値と異なる場合
にイベントとしてイベントスタックに登録する処理であ
る。以下、第１の実施例と同様にイベントがなくなるま
でイベント受理（６０４）・論理演算（６０５，６０６
，６０７）・イベント登録（６０８）を繰返し、イベン
トが回路の出力まで伝播した場合に、挿入した故障がイ
ベントスタックに格納されたパタンで検出されたと判定
する（６０２）。以上の処理を回路内に存在するすべて
の故障に対して繰り返す（６１０）。さらに、これらの
一連の処理手続きを全てのパタンが終了するまで繰り返
す（６１１）。

【００２７】図４の回路例で、入力ピンＩ１（４０１）
の「１−縮退故障」に対する故障シミュレーション処理
を説明する。入力パタン及び並列パタン数は第１の実施
例のパタンと同様とする。

【００２８】図８の８０１に、この故障が存在する場合
のＩ１，Ｉ２，Ｉ３の論理値を示す。この例では、入力
ピンＩ１が“１”に固定されたレジを示す。図５の５０
１と比較すれば、太枠で囲んだ第２パタン・第４パタン
・第５パタンでイベントが発生している。これらのイベ
ントはそれぞれシンク側の素子すなわちＡＮＤゲートＫ
，Ｌに伝わる。ＡＮＤゲートＫ，Ｌは組合せ素子のため
、パタン別に論理演算を行う。またイベントの発生した
パタンについて、イベントの伝わる後段素子の入力に対
しては故障論理値を、それ以外の入力に対しては正常論
理値を図８の８０２に示すようにそれぞれイベント表８
０１から取り出して論理演算する。演算の結果、ＡＮＤ
ゲートＫ，Ｌの出力値は図８の８０３のようになり、図
５の５０３と比較すれば第２パタンでのＬの出力値‘１
’と第４パタンでのＫの出力値‘１’がイベントとして
シンク側のＲＳフリップフロップ４０６に伝わる。 第１の実施例同様、論理演算は全てのパタンに対して実
行する必要がある。論理演算は、故障イベントとして伝
わるものに対しては故障論理値を、それ以外のものは正
常論理値をイベント表から取り出す。そして、第１の実
施例同様に図１のフロー１０１に従い第１段階で当該パ
タンが保持パタンであるとき（Ｒ＝０かつＳ＝０のとき
）‘１’を、それ以外の論理値のとき‘０’をベクトル
レジスタＡの各ベクトル要素にセットする（８０４）。 次に当該パタンが保持パタンであるとき‘０’を、非保
持パタンであるときその出力値をベクトルレジスタＢの
各ベクトル要素にセットする（８０５）。次にベクトル
レジスタＡ，Ｂにイテレーション命令を適用すれば、図
８の８０６に示すようにＲＳフリップフロップ４０６の
出力論理値が得られ、正常シミュレーションの結果と比
較すれば第２〜第５パタンでの論理値‘１’がイベント
として出力点Ｏに伝わる。すなわち、この故障が第２〜
第５パタンで検出されると判定される。

【００２９】以上のようにして、記憶素子を含む回路に
ベクトル計算機を用いた診断データ作成が実行できる。

【００３０】

【発明の効果】本発明により、従来では全く行われてい
なかった同期的順序回路に対してもベクトル計算機など
の並列演算機構を利用した高速論理／故障シミュレーシ
ョンが実現できる。このため、論理検証やテストデータ
作成時の大幅な工数及び処理時間の低減が可能となる。

【図面の簡単な説明】

【図１】本発明による論理演算処理例の説明図。

【図２】本発明の一実施例である論理シミュレーション
の処理の流れを示すフローチャート。

【図３】本発明の論理シミュレーションに用いるテーブ
ルの説明図。

【図４】ＲＳフリップフロップを含んだ回路例を示す回
路図。

【図５】図４の回路例における論理シミュレーション実
行時の各種テーブルおよびレジスタの論理値の説明図。

【図６】本発明の一実施例である診断データ作成処理の
流れを示す説明図。

【図７】本発明の故障シミュレーションに用いるテーブ
ルの説明図。

【図８】図４の回路例における故障シミュレーション実
行時の各種テーブルおよびレジスタの論理値の説明図。

【図９】個別に論理演算を行った場合のＲＳフリップフ
ロップの論理値の説明図。

【図１０】イテレ−ション命令を実現するハ−ドウエア
構成を示すブロック図。

【符号の説明】

１０１…記憶素子の論理演算フロー、１０２，１０３…
論理演算第１段階でセットされる論理値、１０４…論理
演算第２段階でセットされる論理値、３０１…論理シミ
ュレーション時の論理値表、３１１…イベントスタック
、３２１…論理テーブル、４０１〜４０３…入力ピン、
４０４、４０５…ＡＮＤゲ−ト、４０６…ＲＳフリップ
フロップ、４０７…出力ピン、７０１…診断データ作成
時の論理値表、７１１…故障管理テーブル、９０１…Ｒ
Ｓフリップフロップ、９０２…ＲＳフリップフロップの
真理値表、１００１〜１００９…ベクトルレジスタ、１
０１１，１０１２…ビット乗算器、１０１３〜１０１５
…ビット加算器。

Claims (8)

【特許請求の範囲】
1. 【請求項１】出力値が入力値の順序性に依存する記憶素
   子に対して複数の入力パタンを順次与えたときに得られ
   る出力データ列を並列演算機構により求める論理演算方
   法であって、時系列の複数パタンの各パタン毎に、当該
   パタンに対する前記記憶素子の出力値が前のパタンに依
   存する「保持パタン」であるか否かを判定し、各パタン
   が保持パタンであるか否かのフラグからなる第１のデー
   タ列と、保持パタンについては予め定めた論理値および
   非保持パタンについては当該パタンに対する前記記憶素
   子の出力論理値からなる第２のデータ列とを求め、前記
   第１および第２のデータ列に対して前記並列演算機構を
   用いて並列に演算を行なうことにより、前記記憶素子の
   出力データ列を並列に得ることを特徴とする並列演算機
   構による論理演算方法。
2. 【請求項２】前記並列演算機構による演算は、イテレー
   ション演算であることを特徴とする請求項１記載の論理
   演算方法。
3. 【請求項３】出力値と内部状態の変化がクロックによっ
   て制御される順序回路の論理シミュレーションを行なう
   方法であって、出力値が入力値の順序性に依存する記憶
   素子に対する論理演算に請求項１の論理演算方法を利用
   することにより、複数個の入力パタンに対して並列に論
   理演算を実行しながら、当該複数の入力パタンに対する
   前記順序回路の出力値列を並列に求めることを特徴とす
   る論理シミュレーション方法。
4. 【請求項４】出力値と内部状態の変化がクロックによっ
   て制御される順序回路の故障シミュレーションを行なう
   方法であって、（ａ）出力値が入力値の順序性に依存す
   る記憶素子に対する論理演算に請求項１の論理演算方法
   を利用することにより、複数の入力パタンに対して並列
   に論理演算を実行しながら、当該複数の入力パタンに対
   する前記順序回路の出力値列を並列に求め、（ｂ）次に
   、前記複数の入力パタンに対して前記順序回路内の任意
   の箇所の論理値を故障論理値に固定して、ステップ（ａ
   ）を実行し、（ｃ）ステップ（ａ），（ｂ）の結果、得
   られた出力値が異なる入力パタンを前記任意の箇所の故
   障検出用の入力パタンとして選定することを特徴とする
   故障シミュレーション方法。
5. 【請求項５】出力値が入力値の順序性に依存する記憶素
   子について、複数の入力パタンに対する当該記憶素子の
   出力値列を並列に計算する並列処理装置であって、少な
   くともｎ個（ｎ≧２）の入力パタンを格納するベクトル
   レジスタと、時系列のｎ個の入力パタンの各パタン毎に
   、当該パタンに対する前記記憶素子の出力値が前のパタ
   ンに依存する保持パタンであるか否かを示すｎ個の論理
   値からなる第１のデータ列を格納する第１のデータレジ
   スタと、前記保持パタンについては予め定めた論理値お
   よび非保持パタンについては当該パタンに対する前記記
   憶素子の出力論理値を含む計ｎ個の論理値からなる第２
   のデータ列とを格納する第２のデータレジスタと、前記
   第１および第２のデータレジスタの内容に対してイテレ
   ーション演算を行なう並列演算機構と、を備えたことを
   特徴とする並列処理装置。
6. 【請求項６】前記記憶素子の真理値表を格納する真理値
   表テーブルと、前記順序回路を構成する素子番号対応に
   、ｎ個の入力パタン番号に対する当該素子の論理値を格
   納する論理値テーブルと、ｎ個の入力パタンからなるパ
   タンセット毎に前記論理値の変化した素子の素子番号お
   よびパタン番号を格納するイベントスタックと、各素子
   の接続関係を表す情報を格納した接続関係テーブルとを
   更に備えたことを特徴とする請求項５記載の並列処理装
   置。
7. 【請求項７】前記論理値テーブルは、前記論理値と１対
   １に故障論理値を格納しうることを特徴とする請求項６
   記載の並列処理装置。
8. 【請求項８】前記順序回路内の故障論理値を設定する素
   子の素子番号および素子のピン番号からなる故障管理テ
   ーブルを更に有することを特徴とする請求項７記載の並
   列処理装置。