JPS61100802A - プログラマブルシ−ケンスコントロ−ラの演算処理方式 - Google Patents
プログラマブルシ−ケンスコントロ−ラの演算処理方式Info
- Publication number
- JPS61100802A JPS61100802A JP22052284A JP22052284A JPS61100802A JP S61100802 A JPS61100802 A JP S61100802A JP 22052284 A JP22052284 A JP 22052284A JP 22052284 A JP22052284 A JP 22052284A JP S61100802 A JPS61100802 A JP S61100802A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- column
- arithmetic
- section
- instruction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
この発明は、各種自動化機器のシーケンス制御をプログ
ラマブルに実行するプログラマブルシーケンスコントロ
ーラ（以下ＰＣと称する）に係り、特に各種の命令をハ
ードウェアとマイクロプロセッサとにより有効に分担さ
せて高速演算処理と機能拡張を容易化できるプログラマ
ブルシーケンスコントローラの演算処理方式に関する。
ラマブルに実行するプログラマブルシーケンスコントロ
ーラ（以下ＰＣと称する）に係り、特に各種の命令をハ
ードウェアとマイクロプロセッサとにより有効に分担さ
せて高速演算処理と機能拡張を容易化できるプログラマ
ブルシーケンスコントローラの演算処理方式に関する。
従来、低価格のＰＣにおいてに、一般にマイクロプロセ
ッサが使用されている。このため、この種のＰＣでは各
種の命令を処理するに際し、ＰＣ用の言語で書かれた内
容を解読して処理することとなり、実行時間が長くなる
難点がるる。
ッサが使用されている。このため、この種のＰＣでは各
種の命令を処理するに際し、ＰＣ用の言語で書かれた内
容を解読して処理することとなり、実行時間が長くなる
難点がるる。
また、従来のＰＣにおける制御方式として、プール代数
式をボーランド技法によってその実行頭外を制御する方
式と、ジャンプ命令によって１つのりレージ−ケンスを
制御する方式が知られているが、これらの制御方式にお
いて、例えばプログラミングする際対応するりレーラダ
ー回路自体をよく見て命令の実行順序を考慮しながらプ
ログラム命令群を作成しなければならない。このことは
、リレーラダー回路が複雑になるにつれてプログラム命
令群の作成も複雑にならざるを得ないということになる
。また、リレーラダーを命令語に変換する場合のフンパ
イルまたにディスコンパイル処理が複雑化するというこ
とになる。
式をボーランド技法によってその実行頭外を制御する方
式と、ジャンプ命令によって１つのりレージ−ケンスを
制御する方式が知られているが、これらの制御方式にお
いて、例えばプログラミングする際対応するりレーラダ
ー回路自体をよく見て命令の実行順序を考慮しながらプ
ログラム命令群を作成しなければならない。このことは
、リレーラダー回路が複雑になるにつれてプログラム命
令群の作成も複雑にならざるを得ないということになる
。また、リレーラダーを命令語に変換する場合のフンパ
イルまたにディスコンパイル処理が複雑化するというこ
とになる。
このような観点から、出願人は先に、シーケンスラダー
回路をスイッチマトリックスに対応させてその接点情報
と分岐情報とに分解して各列毎に接点情報および分岐情
報を与えて回路の左方端側の列から順次右方の出力側に
向けて論′理演算を積み重ねるようにして各行毎の出力
を得る列サイクリツク演算方式を開発し、％顧昭ｊ１−
７３り１２号（特開昭！７−７Ｃ＃号公報）として特許
出願を行つｆＦ、。
回路をスイッチマトリックスに対応させてその接点情報
と分岐情報とに分解して各列毎に接点情報および分岐情
報を与えて回路の左方端側の列から順次右方の出力側に
向けて論′理演算を積み重ねるようにして各行毎の出力
を得る列サイクリツク演算方式を開発し、％顧昭ｊ１−
７３り１２号（特開昭！７−７Ｃ＃号公報）として特許
出願を行つｆＦ、。
しかるに、前記特許出願く係る列サイクリック方式によ
るラダー回路入力部の演算方法は。
るラダー回路入力部の演算方法は。
次のように構成される。
（１） シーケンスプログラム命令群をストアしてい
るメモリ部、入出力機器に対する信号の授受を行う入出
カニリア部、前記プログラム命令のうちラダー回路に関
する論理演算を行うラダー演算部および同ラダー演算部
に対し演算を行うための制御信号を与えるコントロール
部とを有するシーケンス制御装置における前記ラダー演
算部の演算方法において、（２）前記ラダー回路を、そ
の各行、列の接点部情報、分岐部情報力；指定可能なス
イッチマトリックスに対応せしめる第１のステップと、
（３）各行毎の演算結果を一時記憶する前記演算部内の
メモリに初期状態として全ての行に対し論理値１１１を
ストアする第２のステップと、 （４）指定された列（第ｎ列とする）内の各行に対応す
る接点部情報とその前列（第ｎ−／列）の各行に対応す
る一時記憶された演算結果との論理積をとる第３のステ
ップと。
るメモリ部、入出力機器に対する信号の授受を行う入出
カニリア部、前記プログラム命令のうちラダー回路に関
する論理演算を行うラダー演算部および同ラダー演算部
に対し演算を行うための制御信号を与えるコントロール
部とを有するシーケンス制御装置における前記ラダー演
算部の演算方法において、（２）前記ラダー回路を、そ
の各行、列の接点部情報、分岐部情報力；指定可能なス
イッチマトリックスに対応せしめる第１のステップと、
（３）各行毎の演算結果を一時記憶する前記演算部内の
メモリに初期状態として全ての行に対し論理値１１１を
ストアする第２のステップと、 （４）指定された列（第ｎ列とする）内の各行に対応す
る接点部情報とその前列（第ｎ−／列）の各行に対応す
る一時記憶された演算結果との論理積をとる第３のステ
ップと。
（５）第ｎ列に関する前記分岐部情報に応じて、行間の
接続のない場合は前記第３ステツプの演算結果を再び同
じ行の一時記憶メモリにストアせしめ、さらにまた行間
接続のあるものは接続されたグループ毎に前記演算結果
の論理和をと９各行の前記演算結果をこの論理和に修正
して再び則じ行の前記一時記憶メモリにストアする第≠
のステップと、 （６）前記第３．第弘のステップを繰返し入力部最後の
列まで遂行せしめる第！のステップとからなることを特
徴とする。
接続のない場合は前記第３ステツプの演算結果を再び同
じ行の一時記憶メモリにストアせしめ、さらにまた行間
接続のあるものは接続されたグループ毎に前記演算結果
の論理和をと９各行の前記演算結果をこの論理和に修正
して再び則じ行の前記一時記憶メモリにストアする第≠
のステップと、 （６）前記第３．第弘のステップを繰返し入力部最後の
列まで遂行せしめる第！のステップとからなることを特
徴とする。
このような構成からなる列サイクリツク演算方法を採用
することにより、対応するラダー回路における列の数が
多くても論理演算の丸めの具体的回路は何ら制限される
ことなく、また従来の論理演算方法の如くラダー回路自
体の接続状況を注意深く読んで一連のプール代数式をプ
ログラム化するという繁雑さから解放され、ラダー回路
が複雑でろってもそのためにプログラム命令の作成が複
雑化することがないという利点を有する。
することにより、対応するラダー回路における列の数が
多くても論理演算の丸めの具体的回路は何ら制限される
ことなく、また従来の論理演算方法の如くラダー回路自
体の接続状況を注意深く読んで一連のプール代数式をプ
ログラム化するという繁雑さから解放され、ラダー回路
が複雑でろってもそのためにプログラム命令の作成が複
雑化することがないという利点を有する。
しかしながら、マイクロプロセッサを使用する簡易なＰ
Ｃにおいて、前述した列サイクリック方式を全面的に採
用することは困難であり、このためこの種のＰＣにおい
ては演算処理の高速化ｔ−実現するために如何に前記列
サイクリック方式を応用するかが課題とされていた。
Ｃにおいて、前述した列サイクリック方式を全面的に採
用することは困難であり、このためこの種のＰＣにおい
ては演算処理の高速化ｔ−実現するために如何に前記列
サイクリック方式を応用するかが課題とされていた。
そこで、本発明の目的毘ＡＮＤ、ＯＲ条件等の入力命令
や単なる出力命令からなるうダー演算命令を列サイクリ
ック演′Ｘ部のノ・−ドワエアで処理し、タイマ、カウ
ンタ、ランチ、シフトレジスタ等の出力命令やデータ演
算命令をマイクロプロセッサで処理することにより、列
サイクリツク演算部とマイクロプロセッサを交互に動作
させて処理速度の向上を図ると共（Ｃ命令拡張を容易に
達成できるプログラマブルシ−ケンスコントローラ るる。
や単なる出力命令からなるうダー演算命令を列サイクリ
ック演′Ｘ部のノ・−ドワエアで処理し、タイマ、カウ
ンタ、ランチ、シフトレジスタ等の出力命令やデータ演
算命令をマイクロプロセッサで処理することにより、列
サイクリツク演算部とマイクロプロセッサを交互に動作
させて処理速度の向上を図ると共（Ｃ命令拡張を容易に
達成できるプログラマブルシ−ケンスコントローラ るる。
本発明に係るプログラマブルシーケンスコントローラの
演算処理方式は、シーケンスプログラムを記憶したメそ
り部から所要のシーケンス命令ｔマイクロプロセッサに
より読み出して入出力要素の演算制御を行うよう構成し
たプログラマブルシーケンスコントローラにおいて、シ
ーケンスラダー回路をスイッチマトリックスに対応させ
てその接点情報と分岐情報とに分解して各列毎に接点情
報および分岐情報を与えて回路の左方端側の列から順次
右方の出力側に向けて論理演算ｔ−積み重ねるようにし
て各行毎の出力を得る列サイクリック演算を行う演算部
を設け、この列サイクリツク演算部のノー−ドウエアに
より人力条件に関するラダー演算命令と単なる出力条件
に関するラダー演算命令を処理し、マイクロプロセッサ
によりその他の出力条件に関する演算命令およびデータ
演算命令を処理し。
演算処理方式は、シーケンスプログラムを記憶したメそ
り部から所要のシーケンス命令ｔマイクロプロセッサに
より読み出して入出力要素の演算制御を行うよう構成し
たプログラマブルシーケンスコントローラにおいて、シ
ーケンスラダー回路をスイッチマトリックスに対応させ
てその接点情報と分岐情報とに分解して各列毎に接点情
報および分岐情報を与えて回路の左方端側の列から順次
右方の出力側に向けて論理演算ｔ−積み重ねるようにし
て各行毎の出力を得る列サイクリック演算を行う演算部
を設け、この列サイクリツク演算部のノー−ドウエアに
より人力条件に関するラダー演算命令と単なる出力条件
に関するラダー演算命令を処理し、マイクロプロセッサ
によりその他の出力条件に関する演算命令およびデータ
演算命令を処理し。
これら列サイクリツク演算部とマイクロプロセッサとを
交互に作動させるよう構成することを特徴とする。
交互に作動させるよう構成することを特徴とする。
前記の演算処理方式において、列サイクリツク演算部は
，命令語を格納するレジスタ、シーケンスプログラムの
アドレスカウンタ、シーケンスプログラムのアドレスと
工１０のアドレスのどちらかを選択するデータセレクタ
、演算素子および前記各レジスタ、カウンタ、セレクタ
等のコントロール信号を発生するマイクロプログ２ムＲ
ＯＭ，−ｒイクロプログラムＲＯＭのカウンタ、アドレ
スバスとデータバスのバッファおよび命令語のラッチを
それぞれ備えた構成とすることができる。
，命令語を格納するレジスタ、シーケンスプログラムの
アドレスカウンタ、シーケンスプログラムのアドレスと
工１０のアドレスのどちらかを選択するデータセレクタ
、演算素子および前記各レジスタ、カウンタ、セレクタ
等のコントロール信号を発生するマイクロプログ２ムＲ
ＯＭ，−ｒイクロプログラムＲＯＭのカウンタ、アドレ
スバスとデータバスのバッファおよび命令語のラッチを
それぞれ備えた構成とすることができる。
また、列サイクリツク演算部とマイクロプロセッサとを
交互に作動させるに除し、マイクロプロセッサにおいて
予めシーケンスプログラムを解析し、マイクロプロセッ
サで行うべき命令はプログラムの順番に従ってマイクロ
プロセッサの命令語に置き換えてメそりに格納し、さら
に１つの命令の最後に列サイクリツク演算部を再起動さ
せる命令を付加して列サイクリツク演算部の作動を制御
するよう構成すれば好適でるる。
交互に作動させるに除し、マイクロプロセッサにおいて
予めシーケンスプログラムを解析し、マイクロプロセッ
サで行うべき命令はプログラムの順番に従ってマイクロ
プロセッサの命令語に置き換えてメそりに格納し、さら
に１つの命令の最後に列サイクリツク演算部を再起動さ
せる命令を付加して列サイクリツク演算部の作動を制御
するよう構成すれば好適でるる。
次に、本発明に係るプログラマブルシーケンスコントロ
ーラ（ＰＣ）の演算処理方式の実施例につき，添付図面
を参照しながら以下詳細に説明する。
ーラ（ＰＣ）の演算処理方式の実施例につき，添付図面
を参照しながら以下詳細に説明する。
第１図は、本発明の演算処理方式を実施するＰＣのシス
テム講成図である。すなわち、第１図において１本実施
例のＰＣは１列サイクリック演算部１０．マイクロプロ
セッサｌ−（例工ば、ＭＰＵ ＺＩＯｋ１ｚ使用する
ことができる）、メモリ部／４＜、周辺装置サービス用
のシリアル転送インタフェースｔ６、Ｉ１０インタフェ
ースｌｌ、クロック信号発生器コ０．アラーム出力器λ
λ、電源検出器２Ｉ／Ｌ、電池バックアンプ部２６等か
ら構成される。マイクロプロセッサ１２では、ラダー演
算以外の命令の処理の他に、実際のＩ１０モジュールに
データ転送した９゜プログラマ等の周辺装置に対するサ
ービスやアラーム検出等を行う。これらの処理は、規定
の時間（スキャンタイム）を適当に配分して行う。
テム講成図である。すなわち、第１図において１本実施
例のＰＣは１列サイクリック演算部１０．マイクロプロ
セッサｌ−（例工ば、ＭＰＵ ＺＩＯｋ１ｚ使用する
ことができる）、メモリ部／４＜、周辺装置サービス用
のシリアル転送インタフェースｔ６、Ｉ１０インタフェ
ースｌｌ、クロック信号発生器コ０．アラーム出力器λ
λ、電源検出器２Ｉ／Ｌ、電池バックアンプ部２６等か
ら構成される。マイクロプロセッサ１２では、ラダー演
算以外の命令の処理の他に、実際のＩ１０モジュールに
データ転送した９゜プログラマ等の周辺装置に対するサ
ービスやアラーム検出等を行う。これらの処理は、規定
の時間（スキャンタイム）を適当に配分して行う。
また、メモリ／≠は、電池バックアップ部コロによりパ
ンクアップされているシーケンスプログラム格納エリア
３０・およびＩ１０データ格納エリア３−２と、本ＰＣ
全体を制御するプログラムｏＳを格納するＲＯＭＪ＆と
ＲＡＭＪ ｊとから構成される。なお、このＲＡＭＪ６
には、ＰＣ運転開始時にシーケンスプログラムを解析し
て作成される命令語が格納される。また、Ｉ１０命令は
、ｌビットパラレルにて転送される。
ンクアップされているシーケンスプログラム格納エリア
３０・およびＩ１０データ格納エリア３−２と、本ＰＣ
全体を制御するプログラムｏＳを格納するＲＯＭＪ＆と
ＲＡＭＪ ｊとから構成される。なお、このＲＡＭＪ６
には、ＰＣ運転開始時にシーケンスプログラムを解析し
て作成される命令語が格納される。また、Ｉ１０命令は
、ｌビットパラレルにて転送される。
しかるに１列ティクリック演算部１０は、シーケンスプ
ログラムを解読し、ラダー演算命令に対して演算素子に
必要な信号を生成し、演算結果をメモリ部／４４のｘ１
０データ格納エリア３コにセットする機能を有する。ま
念、この列サイクリツク演算部ＩＯは、ラダー演算以外
の命令に対しては、マイクロプロセッサｌコミｔ起動さ
せてその命令を実行させる。従って、この列サイクリツ
ク演算部のハードウェア構成は第一図に示す通りでろり
、次のような主要構成部を有する。
ログラムを解読し、ラダー演算命令に対して演算素子に
必要な信号を生成し、演算結果をメモリ部／４４のｘ１
０データ格納エリア３コにセットする機能を有する。ま
念、この列サイクリツク演算部ＩＯは、ラダー演算以外
の命令に対しては、マイクロプロセッサｌコミｔ起動さ
せてその命令を実行させる。従って、この列サイクリツ
ク演算部のハードウェア構成は第一図に示す通りでろり
、次のような主要構成部を有する。
（１）命令語を格納するための７６ビツトのレジスタ（
弘Ｏ） ＋１１ シーケンスプログラムのｌコビットからなる
アドレスカウンタ（４Ｉ−２） 用 シーケンスプログラムのアドレスと１１０のアドレ
スのどちらかを選択する７６ピツトのデータセレクタ（
ＩＩ４ｃ） （１ｖ）演算素子や前記レジスリも、アト°レスカウン
タ４ｔコ、データセレクタ１等のコントロール信号を発
生するための１６ビツ）Ｘ／コｌワードのマイクロプロ
グラムＲＯＭ （４！／、）（ｖ） −ｔイクロプロ
グラムＲＯＭ弘乙の３ビツトからなるカウンタ（４） （ｖｌｌ ７ドレスパスＡＯ〜Ａ１ｓの３ステートの
）（ツ７ア（！０） およびデータバスＤＢ、〜ＤＢｙの双方向のノ（ソファ
（！λ） このように構成された列サイクリツク演算部における基
本動作は、筐ずシーケンスプログラムのスキャンの始め
にマイクロプロセッサｌ−より １ＮｉＴｉＬ信号が与
えられると、レジスタ弘Ｏおよびアドレスカウンタ≠−
の内容をり１ノアする。次いで、マイクロプロセッサｌ
−よりＲＥＳＴＡＴ信号が入力されると、マイクロプロ
グラムＲＯＭ弘乙のアドレスカウンタμｒｂｔ作動する
。その後、最初に命令語の上位／＜イトーｂＸ高位！ビ
ットラッチｊ≠にランチされ、これによシ！ビットの命
令コードがマイクロプログラムＲＯＭ≠６のアドレスに
加えられて各命令に対応したマイクロプログラムが実行
され、必要なコントロール信号を発生する。この場合、
マイクロプログラムＲＯＭではｌサイクルでｌ命令が完
了するよう構成される。なお、参照符号Ｉ６は低位ｌビ
ットラッチを示す。
弘Ｏ） ＋１１ シーケンスプログラムのｌコビットからなる
アドレスカウンタ（４Ｉ−２） 用 シーケンスプログラムのアドレスと１１０のアドレ
スのどちらかを選択する７６ピツトのデータセレクタ（
ＩＩ４ｃ） （１ｖ）演算素子や前記レジスリも、アト°レスカウン
タ４ｔコ、データセレクタ１等のコントロール信号を発
生するための１６ビツ）Ｘ／コｌワードのマイクロプロ
グラムＲＯＭ （４！／、）（ｖ） −ｔイクロプロ
グラムＲＯＭ弘乙の３ビツトからなるカウンタ（４） （ｖｌｌ ７ドレスパスＡＯ〜Ａ１ｓの３ステートの
）（ツ７ア（！０） およびデータバスＤＢ、〜ＤＢｙの双方向のノ（ソファ
（！λ） このように構成された列サイクリツク演算部における基
本動作は、筐ずシーケンスプログラムのスキャンの始め
にマイクロプロセッサｌ−より １ＮｉＴｉＬ信号が与
えられると、レジスタ弘Ｏおよびアドレスカウンタ≠−
の内容をり１ノアする。次いで、マイクロプロセッサｌ
−よりＲＥＳＴＡＴ信号が入力されると、マイクロプロ
グラムＲＯＭ弘乙のアドレスカウンタμｒｂｔ作動する
。その後、最初に命令語の上位／＜イトーｂＸ高位！ビ
ットラッチｊ≠にランチされ、これによシ！ビットの命
令コードがマイクロプログラムＲＯＭ≠６のアドレスに
加えられて各命令に対応したマイクロプログラムが実行
され、必要なコントロール信号を発生する。この場合、
マイクロプログラムＲＯＭではｌサイクルでｌ命令が完
了するよう構成される。なお、参照符号Ｉ６は低位ｌビ
ットラッチを示す。
そこで１本発明においてに、前記列サイクリツク演算部
１０のハードウェアにおいて、第３図に示す入力部命令
および出力部命令の一部（出力、マスクコントロール開
始、マスクコントロール解除）を処理するよう構成する
。また、マイクロプロセッサｌ−においては、第弘図に
示す出力部命令（タイマ、カウンタ、ラッチ、シフトレ
ジスタ）およびデータ命令を処理するよう構成する。こ
の場合１列サイクリック演算部１０におけるハードウェ
ア量を最小限にし。
１０のハードウェアにおいて、第３図に示す入力部命令
および出力部命令の一部（出力、マスクコントロール開
始、マスクコントロール解除）を処理するよう構成する
。また、マイクロプロセッサｌ−においては、第弘図に
示す出力部命令（タイマ、カウンタ、ラッチ、シフトレ
ジスタ）およびデータ命令を処理するよう構成する。こ
の場合１列サイクリック演算部１０におけるハードウェ
ア量を最小限にし。
しかも処理速度の向上を図るため、列サイクリツク演算
部ＩＯとマイクロプロセッサｌ−が交互に動作し、その
間のパスの干渉やパラメータの受渡しは考慮しなくても
よいようにする。このため１本実施例においてＦ′ｉ、
例えば第５図に示すように、マイクロプロセッサｌλに
おいて予めシーケンスプログラムを解析し、マイクロプ
ロセッサｌλで行うべき命令はグログ２ムの順番に従っ
てマイクロプロセッサｌコの命令語に置き換えてメ七り
に格納するようにし、しかもこの場合１つの命令の最後
に列サイクリツク演算部ＩＯを再起動させる命令Ｒ８Ｔ
を加えておく。さらに、マイクロプロセッサｌコと列サ
イクリツク演算部１０とのパス切り換えは、ＢＵＳＲＱ
信号とＢＵＳＡＩＫ信号によって行い。
部ＩＯとマイクロプロセッサｌ−が交互に動作し、その
間のパスの干渉やパラメータの受渡しは考慮しなくても
よいようにする。このため１本実施例においてＦ′ｉ、
例えば第５図に示すように、マイクロプロセッサｌλに
おいて予めシーケンスプログラムを解析し、マイクロプ
ロセッサｌλで行うべき命令はグログ２ムの順番に従っ
てマイクロプロセッサｌコの命令語に置き換えてメ七り
に格納するようにし、しかもこの場合１つの命令の最後
に列サイクリツク演算部ＩＯを再起動させる命令Ｒ８Ｔ
を加えておく。さらに、マイクロプロセッサｌコと列サ
イクリツク演算部１０とのパス切り換えは、ＢＵＳＲＱ
信号とＢＵＳＡＩＫ信号によって行い。
列ティクリック演算部ｉｏが作動中の時はマイクロプロ
セッサ／Ｊのパスは全てハイインピーダンスにて、マイ
クロプロセッサｌコを待ち状態と々るようにする。なお
、マイクロプロセッサ／２における命令語の一例を示せ
ば第６図に示す通りでめる。
セッサ／Ｊのパスは全てハイインピーダンスにて、マイ
クロプロセッサｌコを待ち状態と々るようにする。なお
、マイクロプロセッサ／２における命令語の一例を示せ
ば第６図に示す通りでめる。
前述した実施例から明らかなように、本発明によれば、
入力条件に関するラダー演ス命令と単なる出力条件に関
するラダー演算命令を列サイクリツク演算部におけるハ
ードウェアで高速に処理することができ、その他の出力
条件に関する演算命令およびデータ演算命令をマイクロ
プロセッサで前記列サイクリツク演算部と交互に作動さ
せることにより、従来のマイクロプロセッサのみによる
ＰＣの演算処理方式に比べてマイクロプロセッサの処理
能力に裕度を生じ、高速処理が可能となると共に命令拡
張も可能になる等、この３ｐｃの機能並びに性能の向上
に資する効果は極めて大きい。
入力条件に関するラダー演ス命令と単なる出力条件に関
するラダー演算命令を列サイクリツク演算部におけるハ
ードウェアで高速に処理することができ、その他の出力
条件に関する演算命令およびデータ演算命令をマイクロ
プロセッサで前記列サイクリツク演算部と交互に作動さ
せることにより、従来のマイクロプロセッサのみによる
ＰＣの演算処理方式に比べてマイクロプロセッサの処理
能力に裕度を生じ、高速処理が可能となると共に命令拡
張も可能になる等、この３ｐｃの機能並びに性能の向上
に資する効果は極めて大きい。
以上２本発明の好適な実施例について説明したが１本発
明の精神を逸脱しない範囲内において種々の設計変更を
なし得ることは勿論である。
明の精神を逸脱しない範囲内において種々の設計変更を
なし得ることは勿論である。
第１図は本発明に係るＰＣの演算処理方式の一実施例を
示すシステム構成図、第２図に本発明方式に適用する列
ティクリック演算部のシステム構成図、第３図は本発明
における列サイクリツク演算部のハードウェアで処理さ
れる命令語とその機能を示す説明図、第参図に本発明に
おけるマイクロプロセッサで処理される命令語とその機
能を示す説明図、第３図は列ティクリック演算部とマイ
クロプロセッサを交互に作動させるマイクロプロセッサ
で解析されるシーケンスプログラムの説明図、第６図は
本発明におけるマイクロプロセッサで処理される命令語
の説明図でるる。 ｌｌ１．−Ｉ１０インタ７エ −〇・・・クロック信号
発−ス 生器 ココ・・・アラーム出力器 コ弘・・・電源検電器エリ
ア
示すシステム構成図、第２図に本発明方式に適用する列
ティクリック演算部のシステム構成図、第３図は本発明
における列サイクリツク演算部のハードウェアで処理さ
れる命令語とその機能を示す説明図、第参図に本発明に
おけるマイクロプロセッサで処理される命令語とその機
能を示す説明図、第３図は列ティクリック演算部とマイ
クロプロセッサを交互に作動させるマイクロプロセッサ
で解析されるシーケンスプログラムの説明図、第６図は
本発明におけるマイクロプロセッサで処理される命令語
の説明図でるる。 ｌｌ１．−Ｉ１０インタ７エ −〇・・・クロック信号
発−ス 生器 ココ・・・アラーム出力器 コ弘・・・電源検電器エリ
ア
Claims (3)
- （１）シーケンスプログラムを記憶したメモリ部から所
要のシーケンス命令をマイクロプロセツサにより読み出
して入出力要素の演算制御を行うよう構成したプログラ
マブルシーケンスコントローラにおいて、シーケンスラ
ダー回路をスイツチマトリツクスに対応させてその接点
情報と分岐情報とに分解して各列毎に接点情報および分
岐情報を与えて回路の左方端側の列から順次右方の出力
側に向けて論理演算を積み重ねるようにして各行毎の出
力を得る列サイクリツク演算を行う演算部を設け、この
列サイクリツク演算部のハードウエアにより入力条件に
関するラダー演算命令と単なる出力条件に関するラダー
演算命令を処理し、マイクロプロセツサによりその他の
出力条件に関する演算命令およびデータ演算命令を処理
し、これら列サイクリツク演算部とマイクロプロセツサ
とを交互に作動させるよう構成することを特徴とするプ
ログラマブルシーケンスコントローラの演算処理方式。 - （２）特許請求の範囲第１項記載のプログラマブルシー
ケンスコントローラの演算処理方式において、列サイク
リツク演算部は、命令語を格納するレジスタ、シーケン
スプログラムのアドレスカウンタ、シーケンスプログラ
ムのアドレスとＩ／Ｏのアドレスのどちらかを選択する
データセレクタ、演算素子および前記各レジスタ、カウ
ンタ、セレクタ等のコントロール信号を発生するマイク
ロプログラム ＲＯＭ、マイクロプログラムＲＯＭのカウンタ、アドレ
スバスとデータバスのバツフアおよび命令語のラツチを
それぞれ備えてなるプログラマブルシーケンスコントロ
ーラの演算処理方式。 - （３）特許請求の範囲第１項記載のプログラマブルシー
ケンスコントローラの演算処理方式において、列サイク
リツク演算部とマイクロプロセツサとを交互に作動させ
るに際し、マイクロプロセツサにおいて予めシーケンス
プログラムを解析し、マイクロプロセツサで行うべき命
令はプログラムの順番に従つてマイクロプロセツサの命
令語に置き換えてメモリに格納し、さらに１つの命令の
最後に列サイクリツク演算部を再起動させる命令を付加
して列サイクリツク演算部の作動を制御するよう構成し
てなるプログラマブルシーケンスコントローラの演算処
理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22052284A JPS61100802A (ja) | 1984-10-22 | 1984-10-22 | プログラマブルシ−ケンスコントロ−ラの演算処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22052284A JPS61100802A (ja) | 1984-10-22 | 1984-10-22 | プログラマブルシ−ケンスコントロ−ラの演算処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61100802A true JPS61100802A (ja) | 1986-05-19 |
Family
ID=16752330
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22052284A Pending JPS61100802A (ja) | 1984-10-22 | 1984-10-22 | プログラマブルシ−ケンスコントロ−ラの演算処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61100802A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100604A (ja) * | 1987-10-14 | 1989-04-18 | Fanuc Ltd | プログラマブル・コントローラ及びその実行方式 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332283A (en) * | 1976-09-08 | 1978-03-27 | Toshiba Corp | Sequence controller |
| JPS54147388A (en) * | 1978-05-09 | 1979-11-17 | Hitachi Ltd | Sequence controller |
| JPS57705A (en) * | 1980-06-02 | 1982-01-05 | Toshiba Mach Co Ltd | Operating method of ladder circuit input part on column cycle system |
| JPS5916007A (ja) * | 1982-07-19 | 1984-01-27 | Mitsubishi Electric Corp | シ−ケンス制御装置 |
-
1984
- 1984-10-22 JP JP22052284A patent/JPS61100802A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332283A (en) * | 1976-09-08 | 1978-03-27 | Toshiba Corp | Sequence controller |
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| JPS5916007A (ja) * | 1982-07-19 | 1984-01-27 | Mitsubishi Electric Corp | シ−ケンス制御装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01100604A (ja) * | 1987-10-14 | 1989-04-18 | Fanuc Ltd | プログラマブル・コントローラ及びその実行方式 |
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