JP3163132B2 - キャッシュメモリ制御装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、記憶装置と処理装置と
の間に備えられるキャッシュメモリを制御するためのキ
ャッシュメモリ制御装置に関し、特に、処理装置がＩ／
Ｏインタフェース装置等である場合に好適となるキャッ
シュメモリ制御装置に関する。

【０００２】記憶装置と処理装置との間には、処理装置
の必要とする記憶装置のデータを高速に処理装置に提供
できるようにするために、記憶装置のデータの写しを一
時的に保持するキャッシュメモリを備える構成が採られ
ている。このキャッシュメモリを有効利用していくため
には、処理装置の要求するデータ属性に適合させてキャ
ッシュメモリを制御していく必要がある。

【０００３】

【従来の技術】キャッシュメモリは、再利用される可能
性のある記憶装置のデータを一時的に保持する構成を採
って、要求元の処理装置がそのデータを必要とする場合
には、そのデータを処理装置に対して直接提供していく
ことで、処理装置が記憶装置までアクセスに行かなくて
もその要求データを高速に得られるように構成するもの
である。

【０００４】従来、このキャッシュメモリに対しては、
最も一般的にはＬＲＵ方式に従ってエントリデータのリ
プレース制御を実行していくという方法が採られてい
た。すなわち、最も古くに使用されたデータが今後使用
される確率が低いであろうとの考えに立って、キャッシ
ュメモリのデータエントリが一杯になるときには、最も
古くに使用されたデータを選択して、そのデータに代え
て新たなデータを保持していくという制御方式を採って
いたのである。

【０００５】

【発明が解決しようとする課題】確かに、このＬＲＵ方
式によるエントリデータのリプレース制御は、ＣＰＵと
主記憶装置との間に備えられるキャッシュメモリに対し
ては有効なものである。しかしながら、Ｉ／Ｏインタフ
ェース装置と主記憶装置との間に備えられるキャッシュ
メモリに対しては全く有効なものとならない。すなわ
ち、Ｉ／Ｏインタフェース装置の要求するデータは主記
憶装置上に展開されるアドレス昇順の連続データであ
り、キャッシュメモリが再利用を期待して保持していっ
ても再利用される可能性はまずないという性質を有して
いる。これから、ＬＲＵ方式によるリプレース制御に従
っていると、ただ単に、キャッシュメモリのエントリデ
ータを順番に書き換えていくだけの制御を実行すること
になって、キャッシュメモリを無駄に使用することにな
るのである。

【０００６】本発明はかかる事情に鑑みてなされたもの
であって、記憶装置とＩ／Ｏインタフェース装置等との
間に設けられるキャッシュメモリの制御に好適となる新
たなキャッシュメモリ制御装置の提供を目的とするもの
である。

【０００７】

【課題を解決するための手段】図１に本発明の原理構成
を図示する。図中、１はデータを管理する記憶装置、２
は記憶装置１の管理するデータを要求する１つ又は複数
の処理装置、３は記憶装置１と処理装置２との間に備え
られるキャッシュメモリ装置である。

【０００８】このキャッシュメモリ装置３は、キャッシ
ュメモリ４と、エントリデータ管理手段５と、データ転
送手段６と、ヒットチェック手段７と、要求手段８と、
判断手段９と、設定手段１０とを備える。

【０００９】このキャッシュメモリ４は、記憶装置１の
管理するデータを一時的に保持するものであって、デー
タエントリを分割することで設けられる対となる２つの
記憶手段１１の各々に、記憶装置１から転送されてくる
データを保持する構成を採るものであり、他のデータエ
ントリを持たずに、この２つの記憶手段１１だけで構成
されることもある。エントリデータ管理手段５は、キャ
ッシュメモリ４に保持されているデータのアドレス情報
と、それらのデータの有効／無効情報とを管理すること
に加えて、対となる２つの記憶手段１１のいずれが新し
いデータを保持しているのかを管理する。データ転送手
段６は、キャッシュメモリ４が処理装置２の要求する要
求データを保持する場合には、この要求データを処理装
置２に転送し、保持していない場合には、記憶装置１か
ら転送されてくるこの要求データを処理装置２に転送す
る。

【００１０】ヒットチェック手段７は、処理装置２から
要求データのアドレス情報が与えられると、エントリデ
ータ管理手段５の管理データに従って、キャッシュメモ
リ４のいずれかのデータエントリの持つ対となる２つの
記憶手段１１のいずれか一方がその要求データを保持し
ているのかをチェックし、保持している場合には、その
内のいずれの記憶手段１１が保持しているのかをチェッ
クする。このヒットチェック手段７により、処理装置２
の要求データがキャッシュメモリ４に保持されているこ
とが判断されると、データ転送手段６は、その要求デー
タを特定された記憶手段１１から読み出して処理装置２
に転送していくことになる。要求手段８は、ヒットチェ
ック手段７のチェック結果に従って、キャッシュメモリ
４が処理装置２の要求データを保持するときには、この
要求データを保持する対となる２つの記憶手段１１の保
持するデータに続くデータ、保持していないときには、
この要求データとこの要求データに続くデータを記憶装
置１に要求する。

【００１１】判断手段９は、記憶装置１から転送されて
くる転送データのアドレス情報が与えられると、エント
リデータ管理手段５の管理データに従って、その転送デ
ータがキャッシュメモリ４のいずれかのデータエントリ
の持つ対となる２つの記憶手段１１の保持するデータに
続くデータであるか否かを判断する。設定手段１０は、
判断手段９の判断結果に従って、記憶装置１からの転送
データが対となる２つの記憶手段１１の保持データに続
くデータであるときには、転送データをその２つの記憶
手段１１の内のエントリデータ管理手段５の管理データ
により特定される古い方のデータを保持する記憶手段１
１に保持させ、続くデータでないときには、ＬＲＵ方式
等の規定のアルゴリズムに従って特定されるキャッシュ
メモリ４のデータエントリの持つ２つの記憶手段１１に
保持させていく。

【００１２】

【作用】本発明では、処理装置２が連続データを要求す
るときにあってキャッシュメモリ装置３にデータ要求を
発行すると、ヒットチェック手段７は、キャッシュメモ
リ４のいずれかのデータエントリの持つ記憶手段１１が
その要求データを保持しているのかをチェックし、この
チェック処理に従ってキャッシュメモリ４が処理装置２
の要求データを保持していることが判断されると、デー
タ転送手段６は、この要求データを処理装置２に転送す
るとともに、要求手段８は、処理装置２からの次のデー
タ要求に対応するために、記憶装置１に対して、要求デ
ータを保持する記憶手段１１が対をなす記憶手段１１の
保持データよりも古いデータを保持する場合には、その
対をなす記憶手段１１の保持データに続くデータ、新し
いデータを保持する場合には、その要求データに続くデ
ータの転送を要求する。以下、この〔作用〕欄では、説
明の便宜上、処理装置２の要求データを保持する記憶手
段１１を記憶手段ａ、この記憶手段ａと対をなす記憶手
段１１を記憶手段ｂと表すことにする。

【００１３】この転送要求を受け取ると、記憶装置１
は、対応のデータをキャッシュメモリ装置３に転送し、
この転送を受けて、判断手段９は、記憶装置１からの転
送データが記憶手段ａと記憶手段ｂの保持するデータに
続くデータ、すなわち、処理装置２の要求した次のデー
タであることを判断することになるので、設定手段１０
は、この転送データを記憶手段ａと記憶手段ｂの内の古
い方のデータを保持する記憶手段１１に保持させる。こ
のようにして、処理装置２からのデータ要求に応答して
キャッシュメモリ装置３から要求データが処理装置２に
転送されると、記憶手段ａ，ｂには、処理装置２の要求
してきた要求データと、その次に要求してくると考えら
れる要求データとの組み合わせが保持されることにな
る。

【００１４】以下、処理装置２が連続データ要求に従っ
て次のデータ要求を発行すると、この処理が繰り返され
ていくことで、キャッシュメモリ４は、記憶手段ａ，ｂ
に、処理装置２の要求してきた要求データと、その次に
要求してくると考えられる要求データとの組み合わせを
保持し、この保持処理に従って、他のデータエントリを
浪費することなく、処理装置２の要求する要求データを
キャッシュメモリ装置３から直ちに処理装置２に対して
供給できるようになる。

【００１５】そして、処理装置２の連続データの要求開
始にあたってキャッシュメモリ装置３に要求データが保
持されていない場合には、要求手段８は、上述の処理を
実現できるようにするために、記憶装置１に対して、処
理装置２の要求してきた要求データとその要求データに
続くデータの転送を要求し、この転送要求に応答して記
憶装置１からデータが転送されてくると、設定手段１０
は、この転送データを規定のアルゴリズムに従って特定
されるキャッシュメモリ４のデータエントリの持つ２つ
の記憶手段１１に保持させていくよう処理することにな
る。

【００１６】このように、本発明によれば、記憶装置１
と処理装置２との間に備えられるキャッシュメモリに対
して、処理装置２が連続データを要求するような場合
に、キャッシュメモリを無駄に使用することなくプリフ
ェッチによる要求データのヒットを実現することが可能
になるので、処理装置２がＩ／Ｏインタフェース装置等
である場合に極めて効率的なキャッシュ制御を実現でき
るのである。

【００１７】

【実施例】以下、実施例に従って本発明を詳細に説明す
る。図２に、本発明の適用されるデータ処理装置のシス
テム構成の一例を図示する。このデータ処理装置は、こ
の図に示すように、複数のＣＰＵ２０を展開するＣＰＵ
ボード２１と、主記憶装置２２と、ＣＰＵボード２１に
接続されて図示しないＩ／Ｏインタフェース装置等との
間のインタフェース処理を実行する１つ又は複数のバス
変換装置２３とから構成される。ここで、図中の２４は
ＣＰＵボード２１の備えるメモリコントローラ、２５は
ＣＰＵボード２１の備える誤り符号訂正装置、２６はＣ
ＰＵボード２１の備えるシステムコントローラ、２７は
ＣＰＵボード２１の備えるバッファ、２８はＣＰＵボー
ド２１とバス変換装置２３との間を接続するシステムバ
スである。

【００１８】図３に、Ｉ／Ｏインタフェース装置と接続
されるバス変換装置２３のブロック構成を図示する。こ
の図に示すように、このバス変換装置２３は、システム
バス２８との間のインタフェース処理を実行するバスイ
ンタフェース部３０と、アドレス変換処理を実行するア
ドレス変換機構３１と、キャッシュメモリを内蔵するキ
ャッシュＬＳＩ３２と、キャッシュＬＳＩ３２の制御を
実行するキャッシュ制御ＬＳＩ３３と、Ｉ／Ｏバスとの
間の信号の送受信を実行するドライバ／レシーバ３４と
から構成されるものである。ここで、ＣＰＵ２０が主記
憶装置２２のデータを書き換える場合には、キャッシュ
ＬＳＩ３２に対してそのデータのアドレスがスヌープア
ドレスとして通知され、この通知されるスヌープアドレ
スに従って、キャッシュＬＳＩ３２のキャッシュメモリ
のエントリデータの無効化処理が実行されることにな
る。

【００１９】このバス変換装置２３の備えるキャッシュ
ＬＳＩ３２の回路構成の一実施例を図４に図示する。図
中、４０は主記憶データの写しを保持するキャッシュメ
モリ、４１はキャッシュメモリ４０に保持されるデータ
のタグ情報等を管理する例えば１６個設けられるＴＡＧ
管理部、４２はキャッシュメモリ４０の保持するデータ
の使用履歴情報を管理するＬＲＵ管理部、４３はＣＰＵ
ボード２１から与えられるアドレス情報（ＰＡ：物理ア
ドレス，ＶＡ：物理アドレス）をラッチするバッファ、
４４はＣＰＵボード２１から与えられるスヌープアドレ
ス情報をラッチするバッファ、４５はキャッシュメモリ
４０のコントロール処理を実行するキャッシュコントロ
ーラである。

【００２０】本発明では、図５に示すように、キャッシ
ュメモリ４０のデータエントリ（例えば６４バイトの格
納領域を持つ）に対して、タグ管理部４１のタグエント
リの１つにつき２つのデータの格納場所（以下、サブブ
ロックと称する）を持たせる構成を採って、図１で説明
したように、データ要求元から要求される連続するアド
レス昇順の主記憶データを交互にこのサブブロックに保
持していく構成を採るものであり、この構成に対応し
て、ＴＡＧ管理部４１は、図４に示すように、新たに、
２つのサブブロックに格納されているデータが有効か否
かを表示する２つのバリッドビット（Ｖ０，Ｖ１）を管
理する構成を採るとともに、図示しないＩ／Ｏインタフ
ェース装置の要求する要求データが２つのサブブロック
に格納されているか否か、格納されている場合には、い
ずれのサブブロックに格納されているかをチェックする
ヒットチェック機構４６と、ＣＰＵボード２１から転送
されてくる転送データが２つのサブブロックの保持する
データに続くデータであるか否かをチェックする隣接チ
ェック機構４７とを備える構成を採るものである。

【００２１】ここで、新たに管理する２つのバリッドビ
ットＶ０，Ｖ１の内、バリッドビットＶ１は、新しい方
のデータを保持しているサブブロックの保持データが有
効であるか否かを表示するものであり、バリッドビット
Ｖ０は、古い方のデータを保持しているサブブロックの
保持データが有効であるか否かを表示するものである。
また、図中の４８は従来から備えれているスヌープチェ
ック機構であって、ＣＰＵボード２１から転送されてく
るスヌープアドレスに従って、キャッシュメモリ４０の
エントリデータの無効化処理が必要であるか否かをチェ
ックすることになる。

【００２２】図６に、図４に示したＴＡＧ管理部４１の
詳細な回路構成の一実施例を図示する。図中、図４で説
明したものと同じものについては同一の記号で示してあ
る。４９はタグ情報を格納するタグメモリ部、５０はバ
リッドビットＶ１を管理するフリップフロップ回路、５
１はバリッドビットＶ０を管理するフリップフロップ回
路、５２はフリップフロップ回路５０，５１のセット・
リセット処理を実行するバリッドビット設定回路、５３
はサブブロックの選択信号を生成するサブブロック選択
信号生成回路である。ここで、このタグメモリ部４９
は、上述した２つのサブブロックの保持するデータにつ
いては、アドレス昇順に転送されてくるデータの大きい
方のアドレスの持つタグ情報、すなわち新しい方のデー
タのアドレスの持つタグ情報を管理する構成が採られる
ことになる。なお、図４に示したスヌープチェック機構
４８は、本発明に特徴的なものではないのでこの実施例
では省略してある。

【００２３】次に、この図６の実施例のヒットチェック
機構４６、隣接チェック機構４７、バリッドビット設定
回路５２、サブブロック選択信号生成回路５３について
詳述する。

【００２４】この実施例のヒットチェック機構４６は、
データ要求元のＩ／Ｏインタフェース装置から送られて
くる要求データアドレスの持つタグ（Ａｈ）と、この要
求データアドレスに含まれる索引アドレスを検索キーに
してタグメモリ部４９から読み出されるタグ（Ｔ）との
減算値である“Ａｈ−Ｔ”を算出する加算器４６１と、
加算器４６１の出力値がオール０値であるか否かを検出
する検出器４６２と、加算器４６１の出力値がオール１
値であるか否かを検出する検出器４６３と、検出器４６
２がオール０値を検出し、かつ、フリップフロップ回路
５０が有効データであることを表示するときにヒット信
号を出力するＡＮＤ回路４６４と、検出器４６３がオー
ル１値を検出し、かつ、フリップフロップ回路５１が有
効データであることを表示するときにヒット信号を出力
するＡＮＤ回路４６５と、２つのＡＮＤ回路４６４，４
６５のいずれ一方がヒット信号を出力するときに、キャ
ッシュコントローラ４５に対してヒット信号を出力する
ＯＲ回路４６６とから構成されるものである。

【００２５】この構成に従い、ヒットチェック機構４６
は、データ要求元の要求するデータの持つタグ（Ａｈ）
がタグメモリ部４９の管理するサブブロックについての
最新のタグ（Ｔ）と同一である場合、すなわち、データ
要求元の要求するデータが２つのサブブロックの保持す
るデータの内の新しい方のデータである場合には、検出
器４６２が加算器４６１の出力値がオール０値であるこ
とを検出することで、キャッシュコントローラ４５に対
してヒット信号を出力し、一方、データ要求元の要求す
るデータの持つタグ（Ａｈ）がタグメモリ部４９の管理
するサブブロックについての最新のタグ（Ｔ）よりも１
つ前のデータ転送単位の持つタグである場合、すなわ
ち、データ要求元の要求するデータが２つのサブブロッ
クの保持するデータの内の古い方のデータである場合に
は、この２つのタグの差分値である“−１”の補数表現
値“１”に対応して検出器４６３が加算器４６１の出力
値がオール１値であることを検出することで、キャッシ
ュコントローラ４５に対してヒット信号を出力していく
よう動作することになる。

【００２６】この実施例の隣接チェック機構４７は、Ｃ
ＰＵボード２１から転送されてくる主記憶データの転送
データアドレスの持つタグ（Ａｒ）と、この転送データ
アドレスに含まれる索引アドレスを検索キーにしてタグ
メモリ部４９から読み出されるタグ（Ｔ）との減算値で
ある“Ａｒ−Ｔ”から、更に１つ後のデータ転送単位の
持つタグに対応する“１”を減算した“Ａｒ−Ｔ−１”
を算出する加算器４７１と、加算器４７１の出力値がオ
ール０値であるか否かを検出する検出器４７２と、検出
器４７２がオール０値を検出し、かつ、フリップフロッ
プ回路５０が有効データである表示するときにキャッシ
ュコントローラ４５に対して隣接信号を出力するＡＮＤ
回路４７３とから構成されるものである。

【００２７】この構成に従い、隣接チェック機構４７
は、加算器４７１の算出する“Ａｒ−Ｔ−１”の値がオ
ール０値であることで、ＣＰＵボード２１から転送され
てくるデータの持つタグ（Ａｒ）がタグメモリ部４９の
管理するサブブロックについての最新のタグ（Ｔ）より
も１つ後のデータ転送単位の持つタグである場合、すな
わち、ＣＰＵボード２１から転送されてくるデータが２
つのサブブロックの保持するデータに続く次のデータ転
送単位のデータである場合には、検出器４７２が加算器
４７１の出力値がオール０値であることを検出すること
で、キャッシュコントローラ４５に対して隣接信号を出
力していくよう動作することになる。

【００２８】バリッドビット設定回路５２は、タグメモ
リ部４９に対して２つのサブブロックの保持するデータ
についてのタグ情報の書込信号が送出されると、すなわ
ち、キャッシュメモリ４０に対して新たなデータが書き
込まれるときには、有効なタグ情報が登録されたことに
対応して、対応するフリップフロップ回路５０，５１の
保持値を“１”に設定していくよう動作し、一方、スヌ
ープアドレスが通知されるときには、タグメモリ部４９
に登録されているタグ情報が無効なものになったことに
対応して、対応するフリップフロップ回路５０，５１の
保持値を“０”に設定していくよう動作することにな
る。

【００２９】サブブロック選択信号生成回路５３は、ヒ
ットチェック機構４６がヒット信号を出力するときに、
そのヒット信号がＡＮＤ回路４６４から送出されるとき
には、バリッドビットＶ１の方のサブブロックを選択す
る選択信号、ＡＮＤ回路４６５から送出されるときに
は、バリッドビットＶ０の方のサブブロックを選択する
選択信号を出力するよう動作するとともに、キャッシュ
メモリ４０のデータをリプレースするときに必要となる
古い方のデータに対応付けられるバリッドビットＶ０の
方のサブブロックを選択する選択信号を出力するよう動
作する。この動作処理を実現するために、サブブロック
選択信号生成回路５３は、サブブロックの保持するデー
タのデータ長が３２バイトであるときには、タグメモリ
部４９の管理するタグ情報の第５ビット信号値の反転値
をデータリプレース時のサブブロック選択信号として出
力していくとともに、この第５ビット信号値を元に戻す
インバータ回路５３１と、インバータ回路５３１の出力
値とＡＮＤ回路４６５の出力値との排他的論理和値を出
力するＥＯＲ回路５３２とを備えて、このＥＯＲ回路５
３２の出力値をヒット時のサブブロック選択信号として
出力していく構成を採るものである。

【００３０】上述したように、本発明では、データ要求
元から要求される連続するアドレス昇順の主記憶データ
“Ａ→Ｂ→Ｃ→…”を交互に２つのサブブロックに保持
させていく構成を採るものであることから、図７に示す
ように、０側のサブブロックにサブブロックデータＡが
保持されるときに、１側のサブブロックに１つ後のデー
タ転送単位となるサブブロックデータＢが保持される場
合（図中の要求）と、１側のサブブロックにサブブロ
ックデータＢが保持されるときに、０側のサブブロック
に１つ後のデータ転送単位となるサブブロックデータＣ
が保持される場合（図中の要求）という２つの保持形
態ができることなる。このとき、前者の保持形態では、
０側のサブブロックのデータがバリッドビットＶ０に対
応付けられるとともに、１側のサブブロックのデータが
バリッドビットＶ１に対応付けられ、後者の保持形態で
は、０側のサブブロックのデータがバリッドビットＶ１
に対応付けられるとともに、１側のサブブロックのデー
タがバリッドビットＶ０に対応付けられることになる。
そして、サブブロックデータのデータ長が３２バイトで
あることから、３２バイト境界に対応して、サブブロッ
クデータＡの第５ビット信号値は“０”、サブブロック
データＢの第５ビット信号値は“１”、サブブロックデ
ータＣの第５ビット信号値は“０”であることから、タ
グメモリ部４９の出力するタグ情報の第５ビット信号値
は、前者の保持形態では“１”、後者の保持形態では
“０”となる。

【００３１】これから、サブブロック選択信号生成回路
５３は、前者の保持形態のときには、タグメモリ部４９
の管理するタグ情報の第５ビット信号値の反転値である
“０”を出力することで、バリッドビットＶ０のデータ
を保持する０側のサブブロックを選択する選択信号を出
力し、一方、後者の保持形態のときには、タグメモリ部
４９の管理するタグ情報の第５ビットの信号値の反転値
である“１”を出力することで、バリッドビットＶ０の
データを保持する１側のサブブロックを選択する選択信
号を出力していく。すなわち、常に、古い方のデータを
管理するサブブロックを選択する選択信号を出力してい
くことで、キャッシュメモリ４０のデータを書き換える
時に必要とされる選択信号を出力していくのである。

【００３２】そして、サブブロック選択信号生成回路５
３のＥＯＲ回路５３２は、ＡＮＤ回路４６５がヒット信
号を出力するとき、すなわち、バリッドビットＶ０の方
のデータでヒット信号が発生するときにあって、前者の
保持形態のときには、インバータ回路５３１の出力値
“１”とＡＮＤ回路４６５の出力値“１”との入力を受
けて“０”を出力することで、バリッドビットＶ０のデ
ータを保持する０側のサブブロックを選択する選択信号
を出力し、後者の保持形態のときには、インバータ回路
５３１の出力値“０”とＡＮＤ回路４６５の出力値
“１”との入力を受けて“１”を出力することで、バリ
ッドビットＶ０のデータを保持する１側のサブブロック
を選択する選択信号を出力する。一方、ＡＮＤ回路４６
４がヒット信号を出力するとき、すなわち、バリッドビ
ットＶ１の方のデータでヒット信号が発生するときにあ
って、前者の保持形態のときには、インバータ回路５３
１の出力値“１”とＡＮＤ回路４６５の出力値“０”と
の入力を受けて“１”を出力することで、バリッドビッ
トＶ１のデータを保持する１側のサブブロックを選択す
る選択信号を出力し、後者の保持形態のときには、イン
バータ回路５３１の出力値“０”とＡＮＤ回路４６５の
出力値“０”との入力を受けて“０”を出力すること
で、バリッドビットＶ１のデータを保持する０側のサブ
ブロックを選択する選択信号を出力する。このようにし
て、サブブロック選択信号生成回路５３は、ヒットチェ
ック機構４６の検出するヒット先のサブブロックを選択
する選択信号を出力していくのである。

【００３３】ＴＡＧ管理部４１の隣接チェック機構４７
は、上述したように、ＣＰＵボード２１から転送されて
くるデータが２つのサブブロックの保持するデータに続
く次のデータ転送単位のデータである場合には隣接信号
を出力していくよう動作することになるが、複数設けら
れるいずれかのＴＡＧ管理部４１の隣接チェック機構４
７が隣接信号を出力するときには、ＣＰＵボード２１か
ら転送されてくるデータの持つタグはその隣接信号を発
生するＴＡＧ管理部４１のタグエントリに登録される構
成が採られ、一方、どのＴＡＧ管理部４１の隣接チェッ
ク機構４７も隣接信号を出力しないときには、図４に示
したＬＲＵ管理部４２の決定するＴＡＧ管理部４１のタ
グエントリに登録される構成が採られることになる。す
なわち、図８に示すように、各ＴＡＧ管理部４１の出力
する隣接信号の論理和値を出力するＯＲ回路６０から隣
接信号が出力されるときには、マルチプレクサ６１が、
隣接信号を発生したＴＡＧ管理部４１のタグエントリを
選択し、逆に隣接信号が出力されないときには、ＬＲＵ
管理部４２の決定するＴＡＧ管理部４１のタグエントリ
を選択していくことで、リプレースされるタグエントリ
が選択される構成が採られるのである。

【００３４】次に、このように構成される実施例の動作
処理について詳細に説明する。データ要求元となるＩ／
Ｏインタフェース装置がバス変換装置２３に対して、連
続する主記憶データのデータ転送開始の先頭アドレスを
指定してデータ要求を発行すると、ＴＡＧ管理部４１の
タグメモリ部４９は、管理するタグ情報の中から要求デ
ータの持つ索引アドレスの指定するタグを読み出し、ヒ
ットチェック機構４６は、この読み出されたタグと、Ｉ
／Ｏインタフェース装置の発行してきた先頭アドレスの
持つタグとから、その索引アドレスの指すキャッシュメ
モリ４０の２つのサブブロックに要求データが保持され
ているか否かをチェックして、そのチェック結果をキャ
ッシュコントローラ４５に通知していく。

【００３５】この通知処理に従って、すべてのＴＡＧ管
理部４１のヒットチェック機構４６が要求データの非保
持を判断すると、キャッシュコントローラ４５は、ＣＰ
Ｕボード２１に対して、Ｉ／Ｏインタフェース装置の発
行してきた先頭アドレスと、その先頭アドレスの３２バ
イト後に続く次のデータ転送単位の先頭アドレスとを指
定して主記憶データの転送要求を発行する。そして、こ
の発行要求に応答してＣＰＵボード２１から要求した連
続する２つの３２バイトのデータが転送されてくると、
図８で説明したようにＬＲＵ管理部４２の決定処理が有
効なものとなるので、キャッシュコントローラ４５は、
この転送されてきたデータをＬＲＵ管理部４２の決定し
たキャッシュメモリ４０のデータエントリの持つ２つの
サブブロックに保持していくとともに、タグメモリ部４
９の対応のタグエントリにそのアドレスの大きい方の転
送データ（次にＩ／Ｏインタフェース装置が要求するこ
とになるデータであり、バリッドビットＶ１が割り付け
られる）の持つタグを登録する。そして、更に、ＣＰＵ
ボード２１から転送されてきたＩ／Ｏインタフェース装
置の要求する要求データをＩ／Ｏインタフェース装置に
転送していく。

【００３６】続いて、Ｉ／Ｏインタフェース装置が連続
する主記憶データの次のデータ転送単位の先頭アドレス
を指定してデータ要求を発行すると、上述の処理に従っ
てその要求データがプリフェッチされてキャッシュメモ
リ４０の対応のサブブロック（バリッドビットＶ１が割
り付けられている）に保持されているので、対応のＴＡ
Ｇ管理部４１のヒットチェック機構４６がヒット信号を
出力していくことになる。そして、このヒット信号の通
知とともに、そのＴＡＧ管理部４１のサブブロック選択
信号生成回路５３がバリッドビットＶ１のサブブロック
選択信号を出力してくるので、キャッシュコントローラ
４５は、このサブブロック選択信号の指定するサブブロ
ックからデータを読み出してＩ／Ｏインタフェース装置
に転送していくことで、Ｉ／Ｏインタフェース装置の要
求するデータを直ちに返送していく処理を実行する。続
いて、キャッシュコントローラ４５は、Ｉ／Ｏインタフ
ェース装置の発行してきた先頭アドレスの３２バイト後
に続く次のデータ転送単位の先頭アドレスを指定してＣ
ＰＵボード２１に対し主記憶データの転送要求を発行
し、この発行要求に応答してＣＰＵボード２１から要求
した３２バイトのデータが転送されてくると、その転送
要求を発行したＴＡＧ管理部４１の隣接チェック機構４
７が隣接信号を出力してくることを確認してから、サブ
ブロック選択信号生成回路５３がリプレース用に出力し
てくるサブブロック選択信号の指定するバリッドビット
Ｖ０のサブブロックにその転送されてくるデータを保持
して、バリッドビットＶ０，１の更新処理を実行してい
く。

【００３７】以下、同様にして、キャッシュコントロー
ラ４５は、Ｉ／Ｏインタフェース装置が次に要求してく
るデータをバリッドビットＶ１に対応付けられるサブブ
ロックに保持し、前回Ｉ／Ｏインタフェース装置に対し
て転送したデータをバリッドビットＶ０に対応付けられ
るサブブロックに保持していくように制御していくこと
になる。

【００３８】このようにして、キャッシュコントローラ
４５は、Ｉ／Ｏインタフェース装置の要求する連続する
主記憶データの転送開始の先頭データＡがキャッシュメ
モリ４０に展開されていないときには、主記憶装置２２
からその先頭データＡとそれに続くデータＢとを読み出
して、ＬＲＵ管理部４２の決定するデータエントリの持
つ２つのサブブロックに保持させていくとともに、要求
されたデータＡをＩ／Ｏインタフェース装置に転送して
いく。そして、続いて、Ｉ／Ｏインタフェース装置から
次のデータであるデータＢのデータ要求があると、プリ
フェッチしてあるデータＢを直ちにＩ／Ｏインタフェー
ス装置に転送していくとともに、主記憶装置２２からデ
ータＢに続くデータＣを読み出して、古くなったデータ
Ａに代えて保持させていく。以下、この処理を繰り返し
ていくことで、ＬＲＵ管理部４２の決定したデータエン
トリの２つのサブブロックに対して、 （Ａ，Ｂ）→（Ｃ，Ｂ）→（Ｃ，Ｄ）→（Ｅ，Ｄ）→… というように、交互にＩ／Ｏインタフェース装置の要求
する要求データを格納していくことで、キャッシュメモ
リ４０のデータエントリを無駄に用いることなく、プリ
フェッチの効果により直ちに要求データをＩ／Ｏインタ
フェース装置に転送していくよう処理していくのであ
る。

【００３９】次に、データ要求元となるＩ／Ｏインタフ
ェース装置がバス変換装置２３に対して、連続する主記
憶データのデータ転送開始の先頭アドレスを指定してデ
ータ要求を発行するときにおいて、その要求データが既
にキャッシュメモリ４０のサブブロックに保持されてい
るときに実行することになる処理について説明する。こ
こで、上述したように、連続データをアクセスしていな
い場合には、連続する３２バイトの２つのデータが一度
にフェッチされる構成が採られるので、この要求される
データを保持するサブブロックにはバリッドビットＶ０
が割り付けられることになる。

【００４０】データ要求の開始時に要求データがキャッ
シュメモリ４０のサブブロックに保持されている場合に
も、対応のＴＡＧ管理部４１のヒットチェック機構４６
がヒット信号を出力していくことになる。そして、この
ヒット信号の通知とともに、そのＴＡＧ管理部４１のサ
ブブロック選択信号生成回路５３がバリッドビットＶ０
のサブブロック選択信号を出力してくるので、キャッシ
ュコントローラ４５は、このサブブロック選択信号の指
定するサブブロックからデータを読み出してＩ／Ｏイン
タフェース装置に転送していくことで、Ｉ／Ｏインタフ
ェース装置の要求するデータを直ちに返送していく処理
を実行する。続いて、キャッシュコントローラ４５は、
Ｉ／Ｏインタフェース装置の発行してきた先頭アドレス
の６４バイト後に続く次の次のデータ転送単位の先頭ア
ドレスを指定してＣＰＵボード２１に対し主記憶データ
の転送要求を発行し、この発行要求に応答してＣＰＵボ
ード２１から要求した３２バイトのデータが転送されて
くると、その転送要求を発行したＴＡＧ管理部４１の隣
接チェック機構４７が隣接信号を出力してくることを確
認してから、サブブロック選択信号生成回路５３がリプ
レース用に出力してくるサブブロック選択信号の指定す
るバリッドビットＶ０のサブブロックにその転送されて
くるデータを保持して、バリッドビットＶ０，１の更新
処理を実行していく。

【００４１】続いて、Ｉ／Ｏインタフェース装置が連続
する主記憶データの次のデータ転送単位の先頭アドレス
を指定してデータ要求を発行すると、その要求データも
既にキャッシュメモリの対応のサブブロック（バリッド
ビットＶ０が割り付けられている）に保持されているの
で、対応のＴＡＧ管理部４１のヒットチェック機構４６
がヒット信号を出力していくことになる。そして、この
ヒット信号の通知とともに、そのＴＡＧ管理部４１のサ
ブブロック選択信号生成回路５３がバリッドビットＶ０
のサブブロック選択信号を出力してくるので、キャッシ
ュコントローラ４５は、このサブブロック選択信号の指
定するサブブロックからデータを読み出してＩ／Ｏイン
タフェース装置に転送していくことで、Ｉ／Ｏインタフ
ェース装置の要求するデータを直ちに返送していく処理
を実行する。続いて、キャッシュコントローラ４５は、
Ｉ／Ｏインタフェース装置の発行してきた先頭アドレス
の６４バイト後に続く次の次のデータ転送単位の先頭ア
ドレスを指定してＣＰＵボード２１に対し主記憶データ
の転送要求を発行し、この発行要求に応答してＣＰＵボ
ード２１から要求した３２バイトのデータが転送されて
くると、その転送要求を発行したＴＡＧ管理部４１の隣
接チェック機構４７が隣接信号を出力してくることを確
認してから、サブブロック選択信号生成回路５３がリプ
レース用に出力してくるサブブロック選択信号の指定す
るバリッドビットＶ０のサブブロックにその転送されて
くるデータを保持して、バリッドビットＶ０，１の更新
処理を実行していく。

【００４２】以下、同様にして、キャッシュコントロー
ラ４５は、Ｉ／Ｏインタフェース装置が次に要求してく
るデータをバリッドビットＶ０に対応付けられるサブブ
ロックに保持し、Ｉ／Ｏインタフェース装置が次の次に
要求してくるデータをバリッドビットＶ１に対応付けら
れるサブブロックに保持していくように制御していくこ
とになる。

【００４３】このようにして、キャッシュコントローラ
４５は、Ｉ／Ｏインタフェース装置の要求する連続する
主記憶データの転送開始の先頭データＡとそれに続くデ
ータＢとがキャッシュメモリ４０に展開されているとき
には、既展開の要求されたデータＡを直ちにＩ／Ｏイン
タフェース装置に転送していくとともに、主記憶装置２
２からデータＢに続くデータＣを読み出して、古くなっ
たデータＡに代えて保持させていく。そして、続いて、
Ｉ／Ｏインタフェース装置から次のデータであるデータ
Ｂのデータ要求があると、既展開の要求されたデータＢ
を直ちにＩ／Ｏインタフェース装置に転送していくとと
もに、主記憶装置２２からデータＣに続くデータＤを読
み出して、古くなったデータＢに代えて保持させてい
く。そして、続いて、Ｉ／Ｏインタフェース装置から次
のデータであるデータＣのデータ要求があると、プリフ
ェッチしてあるデータＣを直ちにＩ／Ｏインタフェース
装置に転送していくとともに、主記憶装置２２からデー
タＤに続くデータＥを読み出して、古くなったデータＣ
に代えて保持させていく。以下、この処理を繰り返して
いくことで、先頭データＡとそれに続くデータＢとを保
持していた２つのサブブロックに対して、 （Ａ，Ｂ）→（Ｃ，Ｂ）→（Ｃ，Ｄ）→（Ｅ，Ｄ）→… というように、交互にＩ／Ｏインタフェース装置の要求
する要求データを格納していくことで、キャッシュメモ
リ４０のデータエントリを無駄に用いることなく、プリ
フェッチの効果により直ちに要求データをＩ／Ｏインタ
フェース装置に転送していくよう処理していくのであ
る。

【００４４】図示実施例について説明したが、本発明は
これに限定されるものではない。例えば、実施例では、
主記憶装置とＩ／Ｏインタフェース装置との間に設けら
れるキャッシュメモリに従って本発明を開示したが、本
発明は、このようなキャッシュメモリに限られるもので
はないのである。

【００４５】

【発明の効果】以上説明したように、本発明によれば、
処理装置が連続データを要求するような場合に、処理装
置と記憶装置との間に備えられるキャッシュメモリが、
メモリを無駄に使用することなく処理装置の要求するデ
ータを保持していくことができるようになるのである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の適用されるデータ処理装置のシステム
構成の一例である。

【図３】バス変換装置のブロック構成図である。

【図４】キャッシュＬＳＩの回路構成の一実施例であ
る。

【図５】本発明のキャッシュデータの格納構成の一実施
例である。

【図６】ＴＡＧ管理部の回路構成の一実施例である。

【図７】サブブロック選択信号生成回路の動作処理の説
明図である。

【図８】リプレース対象のタグエントリの選択処理構成
の一実施例である。

【符号の説明】

１ 記憶装置 ２ 処理装置 ３ キャッシュメモリ装置 ４ キャッシュメモリ ５ エントリデータ管理手段 ６ データ転送手段 ７ ヒットチェック手段 ８ 要求手段 ９ 判断手段 １０ 設定手段 １１ 記憶手段

───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉見 康一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 平１−230153（ＪＰ，Ａ) 特開 昭50−3736（ＪＰ，Ａ) 特開 昭59−225427（ＪＰ，Ａ) 特開 平１−223545（ＪＰ，Ａ) 特開 平３−116345（ＪＰ，Ａ) 特開 平４−365157（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/08 - 12/12 G06F 5/06 G06F 13/12 G06F 13/28 G06F 13/36 G06F 13/38

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 記憶装置のデータを一時的に保持するキ
   ャッシュメモリを備え、該記憶装置の管理するデータを
   要求する１つ又は複数の処理装置からの要求データを保
   持するときには、該要求データを該処理装置に転送する
   キャッシュメモリ制御装置において、 上記キャッシュメモリは、その複数のデータエントリの
   それぞれが複数のサブブロックで構成され、 上記処理装置からデータ要求があるときに、いずれかの
   データエントリの持ついずれかのサブブロックが要求デ
   ータを保持するときには、該要求データを保持している
   データエントリの保持するデータに続くデータを上記記
   憶装置に要求する要求手段と、 上記記憶装置から上記キャッシュメモリに対してデータ
   が転送されてくるときに、該データがいずれかのデータ
   エントリの保持するデータに続くデータであるのか否か
   を判断する判断手段と、 上記判断手段が上記記憶装置からの転送データをいずれ
   かのデータエントリの保持するデータに続くデータであ
   ると判断するときには、該転送データを、そのデータエ
   ントリを構成する複数のサブブロックの内の最も古いデ
   ータを保持するサブブロックに保持させる設定手段とを
   備えることを、 特徴とするキャッシュメモリ制御装置。
2. 【請求項２】 請求項１記載のキャッシュメモリ制御装
   置において、上記要求手段は、いずれのデータエントリの持ついずれ
   のサブブロックも要求データを保持していないときに
   は、該要求データと該要求データに続くデータとを上記
   記憶装置に要求するよう処理することを、 特徴とするキャッシュメモリ制御装置。
3. 【請求項３】 請求項１記載のキャッシュメモリ制御装
   置において、 上記設定手段は、上記判断手段が上記記憶装置からの転
   送データをいずれのデータエントリの保持するデータに
   続くデータでもないと判断するときには、該転送データ
   を、規定のアルゴリズムに従って特定されるデータエン
   トリの持ついずれかのサブブロックに保持させるよう処
   理することを、 特徴とするキャッシュメモリ制御装置。