JPH07200408A - 情報処理装置 - Google Patents

Abstract

(57)【要約】 【目的】 主記憶を共有する複数のプロセッサからなる
仮想記憶方式の情報処理装置のアドレス変換バッファの
消去に要する時間を短縮する。 【構成】 命令解析部１１または２１でアドレス変換バ
ッファの消去命令が出現すると該命令解析部は消去制御
部１３及び２３にアドレス変換バッファの消去を指示
し、該命令の処理を終了して次の命令の処理を開始す
る。消去制御部１３及び２３は、それぞれアドレス変換
バッファ１４及び２４にアドレス変換情報の消去を指示
するとともに、消去中はそれぞれ索引制御部１２及び２
２にアドレス変換バッファの索引停止を指示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、主記憶を共有する複数
のプロセッサからなり、仮想記憶を実施するためのアド
レス変換バッファ、の内容の消去を行う情報処理装置に
関する。

【０００２】

【従来の技術】特開昭５９−１０７４７７号公報には、
従来のこの種の技術が開示されている。この公報記載の
システムは、複数のＣＰＵ１および２、これらＣＰＵ１
および２に接続された主記憶制御装置（以下ＳＣＵ）１
００および主メモリ６を備え、ＳＣＵ１００は、アドレ
ス変換バッファ（以下ＴＬＢ）３とアドレスアレイ（以
下ＡＡ）らとを含む。このシステムでは、あるＣＰＵ１
からＴＬＢ３の参照でアドレス変換が必要となったと
き、アドレス変換処理が行われる。このアドレス変換中
も他のＣＰＵ２のＳＣＵ１００へのアクセス要求は受付
可能である。このアクセス要求で、ＴＬＢ３の中に所望
の変換対が存在しないときは、先行アクセス要求による
アドレス変換後にアクセス要求を最初からやり直さなけ
ればならない。

【０００３】

【発明が解決しようとする課題】従来のシステムでは、
先行アクセス要求によるアドレス変換処理中にアクセス
を許すため、ＴＬＢの中に所望の変換対が存在しないと
さには、はじめからアクセス要求のやり直しをしなけれ
ばならず、時間の無駄が生ずるという欠点があった。

【０００４】

【課題を解決するための手段】本発明の情報処理装置
は、命令の解析を行ない、アドレス変換バッファの変換
情報消去命令である場合消去指示信号を出力し、また主
記憶の読み書きを伴なう命令である場合主記憶の論理ア
ドレスを出力する命令解析手段（以下命令解析部）と、
この命令解析部からの該消去指示信号で指定された論理
アドレスに関する情報をアドレス変換バッファから消去
するとともに、消去指示信号を受付けてから消去が完了
するまで索引抑止信号を出力し続ける消去手段（以下ア
ドレス変換バッファ消去制御部）と、このアドレス変換
バッファ消去制御部からの該索引抑止信号が無効な場
合、前記命令解析手段の出力する論理アドレスでアドレ
ス変換バッファの変換情報を索引して対応する実アドレ
スを取り出し、該索引抑止信号が有効な場合アドレス変
換バッファの変換情報の索引を停止して、索引抑止信号
が無効になるのを待ち合わせる索引制御手段（以下アド
レス変換バッファ索引制御部）を、複数存在するプロセ
ッサの各々に備えている。

【０００５】

【実施例】次に本発明の一実施例について図面を参照し
て詳細に説明する。

【０００６】図１を参照すると、本発明の一実施例は、
複数のプロセッサに共有される主記憶１、論理ページア
ドレスと実ページアドレスとが対で格納され、線１６を
介して与えられる論理ページアドレスで索引し一致する
情報が存在すれば対応する実ページアドレスを信号線１
７に出力し線１９を介して与えられる消去すべき論理ペ
ージの情報を受け該論理ページアドレスと対応する実ペ
ージアドレスとの対を消去するアドレス変換バッファ１
４および２４、与えられた命令を解析し該命令が主記憶
１に対する読み書きを伴う命令であれば信号線１５、２
５に論理アドレスを出力し、情報処理装置内の全てのア
ドレス変換バッファから変換情報であるページアドレス
対を消去する変換情報消去命令を受けると指示信号を線
３に出力し、これらの命令の解析終了とともに後続の命
令の解析を開始する命令解析部１１および２１、この命
令解析部１１、２１から線３を介して与えられる指示信
号に応答して線１９、２９に消去すべき論理ページの情
報を出力するとともに線１８、２８にアドレス変換バッ
ファの消去中を示す索引抑止信号を消去作業の終了まで
出力するアドレス変換バッファ消去制御部１３、２３、
および線１８、２８を介して与えられる索引抑止信号が
無効な場合線１５、２５を介して与えられた論理アドレ
スを論理ページアドレスを論理ページアドレスとページ
内相対アドレスとに分離し信号線１６、２６に論理ペー
ジアドレスを出力し線１７、２７を介してアドレス変換
バッファ１４、２４から与えられる対応する実ページア
ドレスと分離された相対アドレスとを組合せて実アドレ
スとし線２を介して主記憶１に与え、線１８、２８を介
して与えられる索引抑止信号が有効な場合アドレス変換
バッファ１４、２４への索引動作を停止し該索引抑止信
号が無効になるまで該索引動作を待ち合せるアドレス変
換バッファ索引制御部１２、２２を含む。

【０００７】次に本発明の一実施例の動作を詳細に説明
する。

【０００８】アドレス変換バッファ１４および２４は、
論理アドレスから実アドレスへの変換を高速に行なうた
めに、論理ページアドレスとこれに対応した実ページア
ドレスの情報を対で予め保持している。

【０００９】命令解析部１１が解析した命令が主記憶１
の読出しおよび書込みを伴なう場合、論理アドレスを信
号線１５によりアドレス変換バッファ索引制御部１２に
出力する。アドレス変換バッファ索引制御部１２は、論
理アドレスを論理ページアドレスおよびページ内相対ア
ドレスに分離して、論理ページアドレスを信号線１６に
よりアドレス変換バッファ１４に送出し、アドレス変換
バッファ１４は論理ページアドレスで索引して一致する
情報が存在すれば対応する実ページアドレスを信号線１
７により返送する。アドレス変換バッファ索引制御部１
２は該実ページアドレスとページ内相対アドレスを組合
わせて実アドレスとして信号線２を経由して主記憶１に
出力する。

【００１０】同様に命令解析部２１が解析した命令が主
記憶１の読出しおよび書き込みを伴なう場合、論理アド
レスを信号線２５によりアドレス変換バッファ索引制御
部２２に出力する。アドレス変換バッファ索引制御部２
２は、論理アドレスを論理ページアドレス及びページ内
相対アドレスに分離して、論理ページアドレスを信号線
２６によりアドレス変換バッファ２４に送出し、アドレ
ス変換バッファ２４は論理ページアドレスで索引して一
致する情報が存在すれば、対応する実ページアドレスを
信号線２７により返送する。アドレス変換バッファ索引
制御部２２は該実ページアドレスとページ内相対アドレ
スを組合わせて実アドレスとして信号線２を経由して主
記憶１に出力する。

【００１１】論理アドレスから実アドレスへの変換を管
理するテーブルの変更に伴ない命令解析部１１または２
１でアドレス変換バッファの変換情報消去命令が出現す
ると、情報処理装置内の全てのアドレス変換バッファか
ら命令で指定されたページの情報を消去する為に該命令
解析部は、アドレス変換バッファ消去制御部１３及び２
３に対し信号線３を経由して指示を出すとともに、該命
令を終了して後続の命令の処理を開始する。アドレス変
換バッファ消去制御部１３および２３は信号線３からの
指示に基づき、互いに独立にそれぞれアドレス変換バッ
ファ１４及び２４に対し信号線１９および２９を経由し
て消去すべき論理ページの情報を送出するとともに、ア
ドレス変換バッファの消去中であることをそれぞれ信号
線１８及び２８によって、アドレス変換バッファ索引制
御部１２及び２２に伝える。アドレス変換バッファ１４
及び２４はそれぞれ信号線１９及び２９で指示された論
理ページの実ページアドレスへの対応情報を消去する。
１つのアドレス変換バッファの変換情報消去命令の実行
で、アドレス変換バッファ消去制御部がアドレス変換バ
ッファに消去を指示する論理ページの数は複数の場合も
存在する。

【００１２】アドレス変換バッファ消去制御部１３また
は２３がアドレス変換バッファの消去中は、それぞれア
ドレス変換バッファ索引制御部１２及び２３はアドレス
変換バッファへの索引の指示を停止する。これにより、
アドレス変換バッファの変換情報消去命令の後続命令で
アドレス変換バッファを索引する場合、消去の対象とな
った論理ページの情報が索引時点で消去されており、情
報処理装置内で行なわれる論理アドレスから実アドレス
への変換の同一性も保証される。

【００１３】

【発明の効果】以上説明したように本発明は、アドレス
変換バッファの変換情報消去命令の出現したプロセッサ
での消去命令の実行時間及び他のプロセッサでのアドレ
ス変換バッファ消去に伴なう命令実行停止時間または命
令再実行時間を短縮することで、複数のプロセッサを有
する情報処理装置の命令処理能力を向上する効果があ
る。

【図面の簡単な説明】

【図１】本発明の一実施例を示す図。

【符号の説明】

１ 主記憶 １１ 命令解析部 １２ アドレス変換バッファ索引制御部 １３ アドレス変換バッファ消去制御部 １４ アドレス変換バッファ ２１ 命令解析部 ２２ アドレス変換バッファ索引制御部 ２３ アドレス変換バッファ消去制御部 ２４ アドレス変換バッファ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 論理アドレスから実アドレスへの変換情
   報を保持するアドレス変換バッファを有する仮想記憶方
   式の複数のプロセッサからなる情報処理装置において、 該複数のプロセッサのそれぞれに、 命令の解析を行ない、アドレス変換バッファの変換情報
   消去命令である場合消去指示信号を出力し、また主記憶
   の読み書きを伴なう命令である場合主記憶の論理アドレ
   スを出力する命令解析手段と、 この命令解析手段からの該消去信号で指定された論理ア
   ドレスに関する情報をアドレス変換バッファから消去す
   るとともに、消去指示信号を受付けてから消去が完了す
   るまで索引抑止信号を出力し続ける消去手段と、 この消去手段からの該索引抑止信号が無効な場合前記命
   令解析手段の出力する論理アドレスでアドレス変換バッ
   ファの変換情報を索引して対応する実アドレスを取り出
   し、該索引抑止信号が有効な場合、アドレス変換バッフ
   ァの変換情報の索引を停止して、索引抑止信号が無効に
   なるのを待ち合わせる索引制御手段とを備えたことを特
   徴とする情報処理装置。