JPH02300960A - データ事前取出し方法およびマルチプロセッサ・システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、一般にマルチプロセッサ（ＭＰ）データ処理
システムにおける大型キャッシュ・メモリ内のデータ・
ミスを減らすための技術に関し、さらに具体的には記憶
情報に基づくマルチプロセッサ・キャッシュ内のデータ
事前取出し機構に関する。

Ｂ、従来の技術 別々のプロセッサで同時に走行することができる動作を
並列に実行することにより、スループットを高める、高
性能ＭＰコンピュータ・システムが開発されている。こ
のような高性能ＭＰコンピュータ・システムは、複数の
中央プロセッサ（ＣＰ）が、独立して並列に動作するが
、データ交換が必要なとき、相互にあるいは主記憶装置
との間で時々通信することを特徴とする。ＣＰとＭＳは
、入出力（Ｉ　１０）ポートを有し、データを交換する
際にはそれらを接続しなければならない。

各ＣＰがそれ自体のキャッシュを有する緊密結合マルチ
プロセッサ・システムと呼ばれるタイプのＭＰシステム
では、システムの様々なレベルで、整合性の問題が存在
する。特にメモリ階層の隣接したレベル間で不整合が発
生する。多重キャッシュは、たとえばＣＰの１つがその
コピーを修正したために、同じデータの異なるパージ日
ンをもっことがあり得る。それゆえ、各プロセッサのキ
ャッシュが、同時にいくつかのキャッシュ内にある行（
ライン、以下では単に行という）に何が起こったのかを
知る必要がある。多数のＣＰが同じ主記憶装置を共用す
るＭＰシステムでは、各ＣＰは、アクセスが発行された
時、アーキテクチャ仕様に従って、データの最も最近に
更新されたバージョンを得ることが必要である。この要
件により、キャッシュ間のデータの整合性を常に監視す
ることが必要となる。

キャッシュの整合性の問題に対する多数の解決策が提案
されてきた。初期の解決策は、Ｃ，に、　　タンク（Ｔ
ａｎｇ）の論文「緊密結合マルチプロセッサ・システム
におけるキャッシュ・システムの設計（Ｃａｃｈｅ　Ｓ
ｙｓｔｅｍ　Ｄｅｓｉｇｎ　ｉｎ　ｔｈｅ　Ｔｉｇｈｔ
ｌｙ　ＣｏｕｐｌｅｄＭｕｌｔｉｐｒｏｃｅｓｓｏｒ　
Ｓｙｓｔｅｍ）　Ｊ　１Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ
ｔｈｅ　ＡＦＩＰＳ　（１９７６）と、Ｌ、Ｍ、　セン
シエ（Ｃｅｎｓｆｅｒ）とＰ、フォトリエ（Ｆｅａｕｔ
ｒｉｅｒ）　　の論文「多重キャッシュ・システムでの
整合性の問題に対する新しい解決策（ΔＨｅｗ　５ｏｌ
ｕｔｉｏｎ　ｔｏ　ＣｏｈｅｒｅｎｃｅＰｒｏｂｌｅｍ
ｓ　　ｉｎ　　Ｍｕｌｔｉｃａｃｈｅ　　Ｓｙｓｔｅｍ
ｓ）、Ｊ　　Ｎ　　ＩＥＥＥＴｒａｎｓａｃｔｉｏｎｓ
ｏｎ　Ｃｏｍｐｕｔｅｒｓｌｌ　９７８年１２月１ｐｐ
、１１１２−１１１８に記載されている。センシエ等は
、集中大域アクセス許可テーブルを用いた、共用書き込
み可能データが複数のキャッシュ内に存在できる方式を
記載している。しかし、センシエ等は結論の節で認めて
いるように、２年早くタングが同様の手法を記述してい
ることを知らなかった。タングは、状況を維持するため
にキャッシュのコピー登録簿（ディレクトリ）を用いる
ことを提案したが、センシエ等は、如似の状況ビットで
各メモリ・ブロックをタグ付けすることを提案した。

マルチ・プロセッサ（ＭＰ）キャッシュの整合性に対す
る代表的な手法は次の通りである。プロセッサは、キャ
ッシュ行を修正する（その中に記憶する）ことを必要と
する時、まず遠隔キャッシュ内のその行のコピーを無効
にする。これは、記憶信号を（たとえば、全プロセッサ
を接続する共通バスを介して）遠隔プロセッサに同報通
信することにより、あるいは集中記憶機能（たとえば、
■ＢＭ３０８１システム内の記憶制御エレメント（ＳＣ
Ｅ））からの許可を要求することにより実現される。遠
隔プロセッサ・キャッシュ内にあろうとなかろうと、キ
ャッシュ行を無効にするプロセスは、相互間合せ無効化
（ＸＩ無効化）と呼ばれる。そのようなＸＩ無効化信号
を減らすための様々な設計技術が提案されている。たと
えば、ＩＢＭ３０８１システムでは、プロセッサ・キャ
ッシュでの排他的（ＥＸ）状況を使って、関連する行が
遠隔キャッシュ内に存在しないという情報を記録するが
、排他的状況のため、キャッシュ中に記憶される時に、
ＸＩ無効化活動を必要としない。

従来のＭＰＸＩ無効化設計に固有の１つのオーバーヘッ
ドは、ＸＩ無効化による余分のミスがあることである。

すなわち、そのキャッシュへのプロセッサ・アクセスで
、行が見つからないことがあるが、アクセス前に遠隔プ
ロセッサによってＸＩ無効化されない場合には、そのこ
とは起こらないはずである。この問題は、より多くの中
央プロセッサ（ＣＰ）で大型キャッシュが使われるよう
になって、より深刻になってきている。シミュレーシロ
ンの結果、そのような余分のミスは、はとんどが命令行
（１行）ではなく、データ行（Ｄ行）で起こることを示
している。大型キャッシュを用いる場合、ミス率は、ユ
ニプロセッサ（ＵＰ）環境中ではかなり満足できるもの
である。遠隔記憶による余分のミスを減らすための１つ
の手法は、遠隔ＣＰによって無効にされる可能性のある
データ行を事前に取り出すことである。

Ｃ１発明が解決しようとする課題 本発明の１つの目的は、記憶情報に基づ＜ＭＰキャッシ
ュ内のデータ事前取出し機構を提供し、それによって大
型キャッシュを有するＭＰ内のデータ・ミスを大幅に減
らすことである。

００課題を解決するための手段 本発明によれば、活動記録情報を用いる機構を使って、
データ事前取出しくＤ事前取出し）の判断を行なう。こ
の情報は、活動記録テーブルＨ内に記憶され、そのよう
なテーブルが各ＣＰごとに１つ、たとえばバッファ制御
エレメント（ＢＣＥ）にある。それぞれの行りについて
、Ｈ［Ｌコは、Ｈ内のＬに関する情報を示す。異なる２
つのタイプの活動記録がＨに保持できる。

（１）ＸＩ無効化　−各Ｈ［Ｌコに、Ｌが再取出しなし
にＸＩ無効化されたかどうかが記録される。

（２）　　ＣＨＬＯＣ−各Ｈ［Ｌコに、また局所変更活
動記録、すなわち最後の取出し以降にＬが記憶されたか
どうかが記録される。

また、記憶制御エレメント（ＳＣＥ）に大域Ｈを保持す
ることも可能である。この場合、ＳＣＥは、各行ごとに
テーブルＩ記録、すなわちＣＰによる最後のアクセス中
に、ＬがＸＩ無効化を必要としたかどうかを記録する情
報Ｉ　［：Ｌ］を保持する。プロセッサＣＰからのしに
対するキャッシュ・ミスが起こった時、ＳＣＥは、キャ
ッシュＣｉ内にない場合、ＸＩ無効化を必要とした（Ｉ
で示される）行のいくつかをキャッシュＣｉ中に事前に
取り出す。テーブルの管理は簡単である。記憶またはＥ
Ｘ取出し時にたとえばＬ上でＸＩ無効化が起こった時、
対応するエントリがセットされる。

たとえばＤ取出しミスの時にＬにアクセスした時は、Ｘ
Ｉ無効化なしにＩ内のエントリがリセットされる。エン
トリをオフにするための他の基準は、その行がいつ取り
出されるか、たとえば要求時かそれとも事前取出し時か
である・ Ｅ、実施例 ここで図面、特に第１図を参照すると、本発明が適用で
きるタイプのマルチプロセッサ（ＭＰ）システムがブロ
ック・ダイヤグラムの形で示されている。ＭＰシステム
は、４つの中央処理装置（ＣＰｏ１ＣＰ１１ＣＰ２、Ｃ
Ｐ３）を含み、各ｃｐが、それぞれ命令実行（ＩＥ）ユ
ニット１４．１５．１Ｂ、１７、およびバッフＴ制御エ
レメント（ＢＣＥ）２０．２１．２２．２３を含む。各
ＩＥユニットは、主記憶装置（ＭＳ）５０内のオペラン
ドの取出しと記憶を要求する命令を発行する、ハードウ
ェアとマイクロコードを含んでいる。

ＩＥユニット１４〜１７は、当該のキャッシュ制御機構
ＢＣＥ２０〜２３に取出し命令または記憶命令を発行す
ることにより、取出し動作または記憶動作を開始し、プ
ロセッサ・ストアスルー（ＳＴ）キャッシュとそれに関
連するプロセッサ・キャッシュ登録簿（ＰＤ）　、およ
び関連するＣＰ１０〜Ｌ１３が独占的に使用するすべて
のプロセッサ・キャッシュ制御機構を含んでいる。ＣＰ
は、一般に、オペランドが必要とする各ダブルワード（
ＤＷ）単位ごとに取出し命令または記憶命令を発行する
。そのＤＷを含むキャッシュ行がＰＤ内にあって、キャ
ッシュ・ヒツトである場合は、命令の押類に応じて、そ
のＤＷがキャッシュから取り出され、またはキャッシュ
に記憶される。キャッシュ内オペランド取出しヒツトの
場合は、記憶装置アクセスは、ＢＣＥの外に行く必要な
く完了する。時々、要求されたＤＷがキャッシュ内にな
く、キャッシュ・ミスになることがある。ＩＥ取出し命
令または記憶命令が完了する前に、ＤＷを主記憶装置か
ら取り出さなければならない。そうするために、ＢＣＥ
は、ＩＥユニットが要求するＤＷを有するデータ行単位
を主記憶装置５０から得ることを記憶制御エレメント（
ＳＣＥ）に要求する、対応する取出しミス命令または記
憶ミス命令を生成する。その行単位は、主記憶装置５０
内の行の境界上にあるが、要求されたＤＷは、ミスとな
った行転送が完了するまでＩＥ要求を生かし続けるため
に、要求するＢＣＥに戻される、取り出された行内の最
初のＤＷとなる。

５ＣＥ３０は、ＣＰ１０〜１３と主記憶装置５０に接続
されている。主記憶装置５０は、複数の基本記憶モジュ
ール（ＢＳＭ）制御装置Ｂ　Ｓ　Ｃ０１ＢＳＣ，、Ｂ　
Ｓ　ｃ、、ＢＳＣａ（それぞれ５１．５２．５３．５４
）から構成され、各基本記憶制御装置が２つのＢＳＭＯ
（６０，６２，６４，６６）と１（６１，６３，８５，
８７）に接続されている。４つのＢ５Ｃｌ５１〜５４は
、それぞれ５ＣＥ３０に接続されている。従来のシステ
ムでは、５ＣＥ３０は、４つのコピー登録簿（ＣＤ）３
１．３’２．３３．３４を含み、そのそれぞれが、米国
特許第４３９４７３１号明細書に述べられたのと同様の
方式で、ＢＣＦの１つに、対応するプロセッサ・キャッ
シュ登録簿の内容のイメージを含んでいる。

ダブルワード広域両方向データ・バスが、主記憶装置内
の各ＢＳＭ６０〜８７と、対応するＳＣＥボートとの間
、およびＳＣＥボートから入出力チャネル・プロセッサ
４０および対応するＣＰＩＯ〜１３への間に設けられて
いる。データ、バスと共に、制御信号およびアドレス信
号用の別になった数組のコマンド・バスもある。ＣＰが
ＤＷアクセス要求に対するキャッシュ・ミスに出会った
時、そのＢＣＥは、ミス・コマンドを５ＣＥ３０に送る
ことにより、主記憶装置に対する行アクセス要求を開始
する。次いで５ＣＥ３０は、主記憶装置内の要求された
ＢＳＭに命令を再発行する。８３Ｍ使用中状態の場合に
は、Ｓ（：Ｅ３０は、その要求をコマンド待ち行列にセ
ーブし、後で要求される８８Ｍ８０〜６７が有効になっ
た時に再発行する。５ＣＥ３０はまた、キャッシュの衝
突がそのＸＩ論理回路によって発見された時を除いて、
特定のＢＳＭに対するすべてのコマンドが先入れ先出し
くＦ　Ｉ　ＦＯ）の順序で発行されるように、規則正し
く主記憶装置コマンドを順序づける。主記憶装置要求を
取り扱う通常のシーケンス中、５ＣＥ３０は、たえず主
記憶装置の状況を監視し、保護キーとすべてのキャッシ
ュ登録簿の間合せ結果を分析し、現在５ＣＥ３０中に保
持されているすべての未処理コマンドの更新済み状況を
検査し、また５ＣＥ３０が受け取るのをＢＣＥ２０ない
し２３内で待っている新しいＢＣＥコマンドを探す。

５ＣＥ３０は、複数の記憶スタック（ＳＳＯｌＳＳＩ、
ＳＳ２．５Ｓ３）３５．３６．３７．３８を保持し、各
スタックは対応するＣＰに対する最高１６ＤＷまでの主
記憶装置記憶要求を保持する。

５ＣＥ３０は、記憶スタックに対する、主記憶装置アド
レスと有効性を示す十分な登録簿情報を保持する。記憶
スタックがオーバフローの危険がある時、５ＣＥ３０は
、ＢＣＥが５ＣＥ３０から記憶スタック満杯状態をクリ
アする信号を後で受け取るまで、それ以上の記憶要求の
送信を保留にするため、関連するＢＣＥ２０〜２３に優
先順位要求を送る。記憶スタック内のデータは、それぞ
の記憶スタック内で着順を維持する適当なスケジューリ
ングで、主記憶装置に対して更新される。ＣＰからの行
取出し要求は、記憶スタック内のその行に対する既存の
すべての記憶が関連する８８Ｍ６０〜６７に送られたこ
とをＳＣＥが確かめるまで、５ＣＥ３０によって保持さ
れる。

従来のＭＰキャッシュ設計に固有の１つのオーバヘッド
は、ＸＩ無効化による余分のミスが起こることである。

ある行が１つのプロセッサによって記憶される時、その
行のコピーを、適切な時点で、遠隔キャッシュから無効
にする必要がある。

キャッシュ設計および作業負荷が与えられている場合、
参照によってに重ＭＰ構成中の局所キャッシュ中にその
行が見つからないことの発生１件当りの命令の数をｍｋ
とする。すなわち、ｍは、ＭＰ効果のないユニプロセッ
サ（ＵＰ）　ミス挙動と考えることができる。

１ｋＩＩＩ をＸＩ無効化によるに重ＭＰシステム内での（ＵＰと比
較した）余分のミス１件当りの命令の数とする。以後の
議論では、特定の参照のタイプに対する挙動を表すため
に肩文字を使用する。たとえば、ｍ＊”は、Ｋ重ＭＰシ
ステム内のＤ取出しキャッシュ・ミス１件当りの命令の
数を表す。実験から、そのような余分のミスは主にＤ行
で起こることがわかった。キャンシュ・サイズが大きく
なった時、あるいはさらにプロセッサを追加した時、そ
のような余分のミスはＭＩＰＳでより高い割合になる。

たとえば、ある環境では、余分のミスの率だけで、シス
テム性能の４％を超えることがある。また、実験データ
から、プロセッサは命令行にはめったに記憶しないので
、そのような余分のキャッシュ・ミスのほとんどがデー
タ行によるものであることがわかっている。

余分のミスによるそのようなオーバヘッドを減らすため
の１つの方法は、データの事前取出しである。この余分
のミスは、Ｘ■無効化のみによって生′じるものである
ことが明らかである。したがって１事前取出しを、Ｘ■
無効化活動記録に対して実行できる。この手法は、より
一般的なデータ事前取出し方式と比較すると、次のよう
な利点を有する。

（１）一般にデータ事前取出しは命令事前取出しく工事
前取出し）はどの効果がない。より一般的なり事前取出
しは、制御機能と記憶トラフィックに過度の負担を生ず
る恐れがある。ＸＩ無効化に関連する活動に対してのみ
Ｄ事前取出しを実行すると、事前取出しの頻度が減って
、事前取出し挙動が改善される。

（２）有効なり事前取出しには、活動記録が必要である
。ＸＩに関連する活動記録はＭＰシステム設計に有用で
あり、したがって、ｘＩ活動記録はＤ事前取出しに限ら
ず利益を与える。

まず、Ｄ事前取出し判断用に設けた活動記録テーブルＨ
について考える。各ＣＰに対してそのようなテーブルが
（たとえば、ＢＣＥに）１つずつある。以下で説明する
ように、入城活動記録テーブルＨはＳＣＥに保持するこ
とができる。各行りごとにＨ［Ｌコを用いてテーブルＨ
内の行に関する情報を示す。各ＣＰに対するテーブルが
ある時は、Ｈｉを用いてプロセッサＣＰＩに対する活動
記録テーブルを表す。２つのタイプの活動記録がＨに保
持できる。

（ｉ）ＸＩ無効化−各Ｈ［：Ｌ］で、Ｌが事前取出しな
しでＸＩ無効化されたかどうかに関する記録を保持する
。

（ｉｉ）ＣＨＬｏｃ−局所変更活動記録、すなわちＬが
最後の取出し以降に記憶されたかどうかの記録を保持す
る。

次に、様々なアルゴリズムに関する評価結果を示す。２
重ＭＰ　（２ＷＭＰ）メモリ基準トレースを用いてシミ
ュレーシーンを行なった。４重セット連想式および６４
バイトをもつ５１２にプロセッサ・キャッシュ・メモリ
行のみについて考えた。

シミュレートされた基本ＭＰアルゴリズムは、読取り専
用（ＲＯ）アグレッシブであったが、条件付き排他的（
ＥＸ）Ｄ取出しくすなわち、行がどのキャッシュにもな
い時の、Ｄ取出しＥＸ）を含むものであった。ＵＰおよ
び２ＷＭＰ構成の場合、キャッシュ°ミスに関して、第
２図に示した結果が得られた（ＸＩ活動をカウントしな
い）。ここで、肩文字ＩＦは命令取出しを表し、肩文字
ＤＦはデータ（オペランド）取出しを示し、肩文字ＤＳ
はデータ（オペランド）記憶を表す。２（１）（＝１３
１．７）の３／４近くはＤ取出しによるものであり、１
／４１ｔＤ記憶によるものであった・第３図は、各ＣＰ
１１０＋のＢＣＥ２０＋が、データ事前取出しのために
局所活動記録テーブルＨ１を維持している構成を示して
いる。主記憶装置（ＭＳ）内のすべての行は、それぞれ
連続するＴ行を含む固定サイズのブロックにまとめられ
る。

各行りについて、ＢＬは行りを含むブロックを表す。本
発明を例示するため、まず各Ｈ１を活動記録無効化テー
ブルと見なす。各Ｈ１は固定サイズのビット・ベクトル
である。各記憶装置行りについて、ゼット・エンド’Ｊ
Ｈ＋ｌコが、行アドレスを介してセットされる。最初に
Ｈ４の全ビットがゼロにリセットされる。

（ａ）　　ビットＨ＋［Ｌコは、ＢＣＥが遠隔要求によ
ってそのキャッシュからＬを無効にする時、セットされ
る（オンになる）。

Ｈ＋の各ビットは、次の状況でオフになる。

（ｂ）　　ビットＨ１［Ｌ］は、行りがＤ行としてＣＰ
ｌのキャッシュ中に取り出される時、リセットされる。

ＣＰＩのキャッシュ内でＤ行ミスが起こった時、ＢＣＥ
は、次のように事前取出しの判断を行なう。

（ｃ）ブロックＢｌ内の（Ｌ自体を含む）各行Ｌ′は、
行Ｌ′がキャッシュ内にない時、ビットＨ１［Ｌ’ｌが
セットされている場合、行りがら順に、キャッシュ中に
取り出される。好ましい実施例では、ブロックＢＬは、
行りの直前の１行と、行りの直後の２行から成る。

主に、活動記録無効化テーブルＨ＋は、局所キャッシュ
から無効にされたＤ行を監視し、Ｄミスが起こった時、
事前取出し動作をトリガする。

実験では、３２にのエントリを有する各Ｈ１用のハツシ
ュ・テーブルを使用した。ハツシュ・テーブル内の各エ
ントリは、１ビツトであった。連続する行の数がＴ＝４
の場合、第４図に示した結果が得られる。これらの結果
は、データの事前取出しなしの標準のＭＰに比べて、Δ
２（ｍ）が４７゜３％減少することを示している。さら
に、Ｄミス（５８，７個の命令毎に１回）のうち２１．
４％（２７４，２個の命令毎に１回）だけで、有効なデ
ータ取出しくすなわち、少なくとも１つの非要求行が事
前に取り出されたもの）が行なわれた。

有効なデータ事前取出しのうち７２．６％（または９３
．２％）で、１行だけ（または最高２行）事前に取り出
され、平均して毎回１．１４行が事前に取り出された。

上記の実験で、各ＣＰ用のハツシュ・テーブルの代りに
たとえばＳＣＥにある１つのハツシュ・テーブルＨを使
用する場合、局所ＸＩ無効化テーブルで認められる結果
に非常に近い結果が得られる。第５図は、そのような設
計の構成を示している。大域活動記録無効化テーブルＨ
１７１を用いたＤ事前取出しの操作は、局所テーブルを
用いた操作に非常に似ている。

（ｄ）ＳＣＥが（それ自体が取出しミスを起こすことが
ある）ＣＰからの要求によりいずれかのＣＰにＬのＸＩ
無効化を発行する時、ビットＨ［Ｌコがセットされる。

（８）行りがＤ行としてＣＰキャッシュ中に取り出され
る時、ビットＨ［Ｌコがリセットされる。

これには、上記ステップ（ｄ）に述べた取出しミスの状
態は含まれない。

（ｆ）ＣＰからのＤ行取出しミスの時、ビットＨ［Ｌ１
］がセットされ、Ｌ′がそこにない場合、ブロックＢＬ
内のそれぞれの行Ｌ’（Ｌ自体を含む）は、Ｌから順に
要求キャッシュ中に取り出される。

上記ステップ（ｆ’）で、ＳＣＥは対応するコピー登録
簿を調べることにより（ターゲットＣＰキャッシュ内に
既にある行の）不必要な事前取出しを除去することがで
きる。ＳＣＥが局所キャッシュのために常駐の情報を維
持しないある種の設計では、ＢＣＥは、関連するブロッ
クＢＬ内のこれらの行がキャッシュ内に常駐することを
示すタグを単にＤミス要求と共にＳＣＥに送る。

ＭＰキャッシュ設計では、ｘ■無効化動作は、先取りし
て活動化される。たとえば、ＩＢＭ３０８１および３０
９０システムでは、ＣＰからのＤ取出しミスは、現り取
出し動作後にその行ヘノ記憶が行なわれることを予測し
て、遠隔キャッシュ内の行のＸＩ無効化をトリガするこ
とができる。

活動記録テーブルＨが、（Ｘ■無効化活動ではなく）Ｄ
記憶活動のみを監視することが可能である。

たとえば、上記大域活動記録テーブルＨでは、ステップ
（ｄ）の代りに、次のステップ（ｄ’）を用いることが
できる。

（ｄ”）ＳＣＥが（それ自体取出しミスを起こすことが
ある）いずれかのＣＰからＬのＤ記憶を受け取る時、ビ
ットＨ［Ｌ］がセットされる。

この場合、Ｈは単に現在修正されている行を監視する大
域的局所変更活動記録である。

局所変更活動記録テーブルＨでのＤ事前取り出しのシミ
ュレーシ日ン結果を、第６図に要約して示す。ＣＰの数
が大きくなるにつれて、ＳＣＥがＣＰからの各り記憶に
ついて大域局所変更活動記録テーブルＨを検査すること
が、厄介になることがある。この負担は、様々な設計技
術により軽減することができる。たとえば、米国特許第
４３９１７３１号明細書に記載されているように、排他
的（ＥＸ）ロッキングを、最新のＭＰキャッシュ整合性
制御のために用いることができる。それぞれのＤ記憶は
、まずその行に関するＥＸ状況を得るために必要であり
、それによって、その行が遠隔キャッシュからＸＩ無効
化される。ことが保証される。したがって、ステップ（
ｄｏ）を、要求するＣＰが行りに対するＥＸ状況を得た
後の行りに対する最初のＤ記憶時にのみＨ［Ｌ］がセッ
トされるように実施することができる。エントリＨ１］
は通常の条件で以前のＤ記憶により既にセットされてい
るので、ＳＣＥが次のＤ記憶時にエントリＨ［Ｌ］をセ
ットする必要はない。またＨは事前取出しの判断を援助
するための装置としてのみ使用されるので、設計を複雑
にする恐れのある状況で厳密なルールに従ってＨを正確
に維持する必要がないことにも留意されたい。連続する
行の数Ｔ＝３Ｃまた１ｔＴ＝４）＋７）場合、Δ２（ｍ
）は５１．９％（または６１．４％）減少して、育効な
事前取出し１件当り２０７．５６　（または２０１．４
６）命令、また有効な事前取出し１件当り事前に取り出
される行数の平均が１．４（または１．７）行になった
。これらの結果を局所活動記録テーブルに関する結果を
比較すると、入城活動記録テーブル法は、一般により優
れた結果が得られることがわかる。これは、一部には、
入城登録簿は一般に、行が動的に再利用される傾向をよ
り良く把握できるためである。

２ＷＭＰシステムに関する結果から、ＸＩ無効化による
余分のキャッシュ・ミスは、大幅に減少した。ＭＰシス
テム内のプロセッサが多いほど、より大きな性能の利点
を得ることができる。これらの結果の１つの重要なファ
クタは、有効取出しの頻度が比較的低い（発生１件当り
２００以上の命令）ことである。そＣ結果、毎回複数の
行を取り出すことが可能となる。そのような複数データ
事前取出しは、行取出し帯域幅が非常に広い（たとえば
１サイクル当り１行）環境により適している。事前に取
り出された行は、ステージ・バッファに移して、キャッ
シュへの入力（および、恐らくはキャッシュ登録簿のル
ックアップ）を待つ。事前取出しはキャッシュ・ミスに
対してのみ行なわれるので、より多くのＣＰが含まれる
時でも、非常に高いデータ取出し率は予想されない。

Ｄ事前取出しのための活動記録を維持する２つの機構に
ついて説明した。１つは局所ＸＩ無効化を用いるもので
あり、もう１つは、大域局所変更活動記録を用いるもの
である。実施態様に応じて、これらの活動記録または他
の同様の活動記録を、様々に組み合わせて使用すること
ができる。そのような活動記録は、それ自体他の種類の
キャッシュ最適化の目的に役立つことに留意されたい。

たとえば、（局所または大域の）局所変更活動記録は、
同時係属の米国特許出願第０７／２３２７２２号明細書
に記載されているようなＭＰキャッシュ設計において、
キャッシュ状況の割当てを最適化するための情報を提供
することができる。

ＭＰ内でのデータ取出しは、通常、ＸＩ活動の増加に関
連している。しかし、本発明は、適切な整合性機構によ
りＸＩの問題を大幅に改善する。

【図面の簡単な説明】

第１図は、本発明が適用できるマルチプロセッサ・シス
テムのブロック・ダイヤグラムである。 第２図は、ＵＰと２ＷＭＰからなる構成でのレベル１の
ミスの結果を示すテーブルである。 第３図は、局所活動記録テーブルがその中で維持される
ＭＰシステムの構成を示すブロック・ダイヤグラムであ
る。 第４図は、各活動記録テーブルＨ】に対して局所ハツシ
ュテーブルを用いた結果を示すテーブルである。 第５図は、大域活動記録テーブルがその中で維持される
ＭＰシステムの構成を示すブロック・ダイヤグラムであ
る。 第６図は、大域テーブルＨを用いた結果を示すテーブル
である。 １０．１１．１２．１３・・・・中央処理装置（ＣＰ）
、１４．１５．１６．１７・・・・命令実行（■Ｅ）ユ
ニット、２０．２１．２２．２３・・・・バッファ制御
エレメント（ＢＣＥ）　、３０・・・・記憶制御エレメ
ント（ＳＣＥ）　、３１．３２．３３．３４・・・・コ
ピー登録簿（ＣＤ）、３５．３６．３７．３８・・・・
記憶スタック（ＳＳ）、４０・・・・入出力チャネル・
プロセッサ、５０・・・・主記憶装置、５１．５２．５
３．５４・・・・基本記憶モジュール制御装置（ＢＳＣ
）、６０１６１．６２．８３．６４．６５．６６．６７
・・・・基本記憶モジュール（ＢＳＭ）。 出願人　　インターナシ日ナル・ビジネス・マシーンズ
・コーボレーシ日ン 復代理人　弁理士　　澤　　１）　俊　　夫Ｑ ムー

Claims (3)

【特許請求の範囲】
1. （１）複数のプロセッサと共用主記憶装置と記憶制御エ
   レメントを含み、前記の各プロセッサが局所キャッシュ
   ・メモリとバッファ制御エレメントを有するというマル
   チプロセッサ・システムにおいて、 前記各プロセッサに、キャッシュ・メモリ内の各ライン
   ごとに、そのラインが事前取出しなしで相互問い合わせ
   無効化を実行されたかどうかに関する記録と、そのライ
   ンが最後の取出し以降に記憶されたかどうかに関する記
   録とを含む、局所活動記録テーブルを設けるステップ、 あるラインがプロセッサから相互問い合わせ無効化を実
   行される時、局所活動記録テーブル内のあるエントリを
   セットし、プロセッサがあるラインをそのキャッシュ・
   メモリ中に取り出す時、そのエントリをリセットするス
   テップ、およびプロセッサによってアクセスされるライ
   ンに対するエントリがセットされる時、アクセスされる
   前記の行を含む所定数の連続するデータ・ラインを含む
   データ・ブロックを主記憶装置から事前に取り出すステ
   ップ を含むデータ事前取出し方法。
2. （２）複数のプロセッサと共用主記憶装置と記憶制御エ
   レメントを含み、前記の各プロセッサが局所キャッシュ
   ・メモリとバッファ制御エレメントを有するマルチプロ
   セッサ・システムにおいて、前記記憶制御エレメントに
   、前記プロセッサのキャッシュ・メモリ内の各ラインご
   とに、そのラインが事前取出しなしで相互問い合わせ無
   効化を実行されたかどうかに関する記録と、そのライン
   が最後の取出し以降に記憶されたかどうかに関する記録
   とを含む活動記録テーブルを設けるステップ、 あるラインがプロセッサから相互問い合わせ無効化を実
   行されるか、またプロセッサによって排他的状況で取り
   出される時、前記活動記録テーブル内のあるエントリを
   セットし、プロセッサがあるラインをそのキャッシュ・
   メモリ中に取り出す時、そのエントリをリセットするス
   テップ、および プロセッサによってアクセスされるラインに対するエン
   トリがセットされる時、アクセスされる前記のラインを
   含む所定数の連続するデータ・ラインを含むデータ・ブ
   ロックを主記憶装置から事前に取り出すステップ を含むデータ事前取出し方法
3. （３）複数のプロセッサと共用主記憶装置と記憶制御エ
   レメントを含み、前記の各プロセッサが局所キャッシュ
   ・メモリとバッファ制御エレメントを有するというマル
   チプロセッサ・システムにおいて、 前記記憶制御エレメントに、前記プロセッサのキャッシ
   ュ・メモリ内の各ラインごとに、そのラインが事前取出
   しなしで相互問い合わせ無効化を実行されたかどうかに
   関する記録と、そのラインが最後の取出し以降に記憶さ
   れたかどうかに関する記録とを含む活動記録テーブルを
   設けるステップ、 記憶制御エレメントがあるラインに対するデータ記憶を
   受け取る時、前記活動記録テーブル内のあるエントリを
   セットするステップ、およびプロセッサによってアクセ
   スされるラインに対するエントリがセットされる時、ア
   クセスされる前記のラインを含む所定数の連続するデー
   タ・ラインを含むデータ・ブロックを主記憶装置から事
   前に取り出すステップ を含むデータ事前取出し方法。