JP3433385B2 - 入出力装置に対して実行すべき直接メモリアクセス動作を動的に連鎖する装置及び方法 - Google Patents
入出力装置に対して実行すべき直接メモリアクセス動作を動的に連鎖する装置及び方法Info
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
- G06F13/126—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine and has means for transferring I/O instructions and statuses between control unit and main processor
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Description
【０００１】
【産業上の利用分野】本発明はコンピュータの分野に関
し、さらに詳細にはＩ／Ｏ同士又はＩ／Ｏからメモリな
どの通信をＣＰＵを介さずに直接行うようにしたものに
関する。
し、さらに詳細にはＩ／Ｏ同士又はＩ／Ｏからメモリな
どの通信をＣＰＵを介さずに直接行うようにしたものに
関する。
【０００２】
【従来の技術】直接メモリアクセス（ＤＭＡ）は、周辺
（入出力）装置からメモリへの直接通信又は周辺装置間
の直接通信のための方法である。ＤＭＡを利用すると、
バイトはＤＭＡ制御装置によりＣＰＵの介入なしに移動
される。ＤＭＡ動作を実行するために、入出力チャネル
に、バス（又は複数のバス）の制御を獲得し、装置をア
クセスし且つメモリ動作が完了したことをＣＰＵに通知
する入出力制御装置又はＤＭＡ制御装置を設ける。ＤＭ
Ａ制御装置は、データ記憶場所及びデータサイズなどの
ＤＭＡ転送の様々な動作パラメータを指定するために使
用されるチャネル制御ブロック（ＣＣＢ）又はチャネル
プログラムのいずれかに従って動作する。
（入出力）装置からメモリへの直接通信又は周辺装置間
の直接通信のための方法である。ＤＭＡを利用すると、
バイトはＤＭＡ制御装置によりＣＰＵの介入なしに移動
される。ＤＭＡ動作を実行するために、入出力チャネル
に、バス（又は複数のバス）の制御を獲得し、装置をア
クセスし且つメモリ動作が完了したことをＣＰＵに通知
する入出力制御装置又はＤＭＡ制御装置を設ける。ＤＭ
Ａ制御装置は、データ記憶場所及びデータサイズなどの
ＤＭＡ転送の様々な動作パラメータを指定するために使
用されるチャネル制御ブロック（ＣＣＢ）又はチャネル
プログラムのいずれかに従って動作する。
【０００３】ＣＣＢを使用すると、ＤＭＡパラメータの
記憶、ＤＭＡチャネルへの転送及び実行の効率はさらに
向上し、また、入出力トランザクションの一部を成すべ
きページの数は制限されない。ＤＭＡ制御装置はデータ
チェーンレジスタ（ＤＣＲ）と呼ばれる追加レジスタを
具備しており、このレジスタはＤＭＡ制御装置の主メモ
リに記憶されている所定数のＤＭＡチャネル制御パラメ
ータのブロックから成るチェーンを指示するポインタを
記憶する。ＤＭＡパラメータブロック中のフラグは、後
続ブロックへの連鎖を継続すべきか否かを指定する。と
ころが、一体に連鎖しうるチャネル制御ブロックの数は
チャネル制御ブロックを記憶するためにＤＭＡ制御装置
チップ上で割当てられるメモリの量によって制限され、
通常、２つ又は３つのチャネル制御ブロックを記憶する
のに十分な余地しかない。
記憶、ＤＭＡチャネルへの転送及び実行の効率はさらに
向上し、また、入出力トランザクションの一部を成すべ
きページの数は制限されない。ＤＭＡ制御装置はデータ
チェーンレジスタ（ＤＣＲ）と呼ばれる追加レジスタを
具備しており、このレジスタはＤＭＡ制御装置の主メモ
リに記憶されている所定数のＤＭＡチャネル制御パラメ
ータのブロックから成るチェーンを指示するポインタを
記憶する。ＤＭＡパラメータブロック中のフラグは、後
続ブロックへの連鎖を継続すべきか否かを指定する。と
ころが、一体に連鎖しうるチャネル制御ブロックの数は
チャネル制御ブロックを記憶するためにＤＭＡ制御装置
チップ上で割当てられるメモリの量によって制限され、
通常、２つ又は３つのチャネル制御ブロックを記憶する
のに十分な余地しかない。
【０００４】連鎖を実行するもう１つの方法は、ＤＭＡ
制御装置にメモリと、メモリに記憶されているマイクロ
コードを実行するためのプロセッサとを設けるというも
のである。ニューヨーク州アーモンクのＩｎｔｅｒｎａ
ｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓが
製造しているＩＢＭ ７０９０，７０８０及びＳｙｓｔ
ｅｍ ３６０などのこの方法を採用したシステムにおい
ては、入出力開始（ＳＩＯ）命令を発行することにより
入出力（Ｉ／Ｏ）トランザクションを開始する。この命
令は、入出力装置を動作させるためのチャネルプログラ
ムを指示する有効アドレスを提供する。次に、メモリか
らＳＩＯ有効アドレスで始まるチャネルプログラムを取
出す。チャネルプログラムはデータのブロックと、チャ
ネル命令という２つの型の情報を転送する。チャネル命
令は停止命令と、飛越し命令とを含む。停止命令は入出
力トランザクションを完了させ、飛越し命令は実行すべ
きチャネルプログラムの次の命令のアドレスを変更す
る。
制御装置にメモリと、メモリに記憶されているマイクロ
コードを実行するためのプロセッサとを設けるというも
のである。ニューヨーク州アーモンクのＩｎｔｅｒｎａ
ｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓが
製造しているＩＢＭ ７０９０，７０８０及びＳｙｓｔ
ｅｍ ３６０などのこの方法を採用したシステムにおい
ては、入出力開始（ＳＩＯ）命令を発行することにより
入出力（Ｉ／Ｏ）トランザクションを開始する。この命
令は、入出力装置を動作させるためのチャネルプログラ
ムを指示する有効アドレスを提供する。次に、メモリか
らＳＩＯ有効アドレスで始まるチャネルプログラムを取
出す。チャネルプログラムはデータのブロックと、チャ
ネル命令という２つの型の情報を転送する。チャネル命
令は停止命令と、飛越し命令とを含む。停止命令は入出
力トランザクションを完了させ、飛越し命令は実行すべ
きチャネルプログラムの次の命令のアドレスを変更す
る。
【０００５】より強力で、融通性に富む制御装置を得る
ために、動的連鎖方式が開発された。動的連鎖は入出力
指令をチャネルプログラムにオンザフライ式連鎖させる
ことができる。動的連鎖を実行するために、チャネルプ
ログラムの最後の命令である停止命令の前に飛越し命令
を挿入することにより、チャネルプログラムの補遺を作
成する。飛越し命令は、チェーンに追加される入出力命
令を記憶しているメモリ中の別の記憶場所を指示する。
この方式は命令を動的に連鎖する能力を与えるが、マイ
クロコードの変更をコードの実行が変更の箇所に到達す
る前に確実に書込むように保証するのが困難であるため
に、競合条件が発生する。
ために、動的連鎖方式が開発された。動的連鎖は入出力
指令をチャネルプログラムにオンザフライ式連鎖させる
ことができる。動的連鎖を実行するために、チャネルプ
ログラムの最後の命令である停止命令の前に飛越し命令
を挿入することにより、チャネルプログラムの補遺を作
成する。飛越し命令は、チェーンに追加される入出力命
令を記憶しているメモリ中の別の記憶場所を指示する。
この方式は命令を動的に連鎖する能力を与えるが、マイ
クロコードの変更をコードの実行が変更の箇所に到達す
る前に確実に書込むように保証するのが困難であるため
に、競合条件が発生する。
【０００６】
【発明が解決しようとする課題】従って、本発明の目的
は、チャネル制御ブロックを外部メモリに記憶するよう
な直接メモリアクセスのシステムを提供することであ
る。本発明の目的は、外部メモリに記憶されているチャ
ネル制御ブロックの動的連鎖を実現するためのＤＭＡ制
御装置を提供することである。本発明の目的は、競合条
件の発生を阻止するように動的連鎖を実現するためのＤ
ＭＡ制御装置を提供することである。
は、チャネル制御ブロックを外部メモリに記憶するよう
な直接メモリアクセスのシステムを提供することであ
る。本発明の目的は、外部メモリに記憶されているチャ
ネル制御ブロックの動的連鎖を実現するためのＤＭＡ制
御装置を提供することである。本発明の目的は、競合条
件の発生を阻止するように動的連鎖を実現するためのＤ
ＭＡ制御装置を提供することである。
【０００７】
【課題を解決するための手段】本発明のシステムでは、
従来の方法の条件や制限がなく、より確実に動作を実行
する新たな動的連鎖の実現方法を提供する。ＤＭＡ制御
装置の物理的制限によって課される限界を克服するため
に、チャネル制御ブロックを外部メモリに記憶する。Ｄ
ＭＡ制御装置は、現在チャネル制御ブロック中の所定の
ビットがセットされたときに外部メモリの特定のアドレ
スを参照するようにプログラムされている。ＤＭＡ制御
装置は外部メモリのそのアドレスにあるチャネル制御ブ
ロックを検索し、メモリのその領域に対してメモリ動作
を実行して、検索したチャネル制御ブロックを先行チャ
ネル制御ブロックが先に利用していた記憶場所に記憶す
る。このプロセスは、ビットがリセットされているチャ
ネル制御ブロックに到達するまで続き、そのブロックに
到達した時点でＤＭＡ動作は完了する。このように、本
発明のシステムでは、チャネル制御ブロックをＤＭＡア
クセス中に動的に変更できるので、動的連鎖に容易に適
応でき、単に外部メモリを更新するだけで自在性に富む
入出力システムが得られるのである。
従来の方法の条件や制限がなく、より確実に動作を実行
する新たな動的連鎖の実現方法を提供する。ＤＭＡ制御
装置の物理的制限によって課される限界を克服するため
に、チャネル制御ブロックを外部メモリに記憶する。Ｄ
ＭＡ制御装置は、現在チャネル制御ブロック中の所定の
ビットがセットされたときに外部メモリの特定のアドレ
スを参照するようにプログラムされている。ＤＭＡ制御
装置は外部メモリのそのアドレスにあるチャネル制御ブ
ロックを検索し、メモリのその領域に対してメモリ動作
を実行して、検索したチャネル制御ブロックを先行チャ
ネル制御ブロックが先に利用していた記憶場所に記憶す
る。このプロセスは、ビットがリセットされているチャ
ネル制御ブロックに到達するまで続き、そのブロックに
到達した時点でＤＭＡ動作は完了する。このように、本
発明のシステムでは、チャネル制御ブロックをＤＭＡア
クセス中に動的に変更できるので、動的連鎖に容易に適
応でき、単に外部メモリを更新するだけで自在性に富む
入出力システムが得られるのである。
【０００８】さらに、頻繁に発生する競合条件を回避す
るような動的連鎖の方法が提供される。各チャネル制御
ブロックには、待ちビットと呼ばれる追加状態ビットが
設けられている。待ちビットがセットされているとき
は、現在ＣＣＢについて転送は完了しており、システム
は動作を中断し、待ちビットがリセットされるまで待
つ。これにより、チェーンに所望のＣＣＢを追加するの
に十分な時間が確保される。ＣＣＢを追加したならば、
待ちビットをリセットし、そこで正規の処理を続けてゆ
く。制御状態レジスタ（ＣＳＲ）の中に配置されたチャ
ネル動作レジスタ（ＣＯＲ）には、中断状態ビットも設
けられている。中断ビットがセットされているときは、
現在ＣＣＢの待ちビットの状態とは無関係に現在ＣＣＢ
の実行を中断する。中断ビットがリセットされたなら
ば、正規の処理を継続する。以下の説明を参照すれば、
本発明の目的，特徴及び利点は当業者には自明であろ
う。
るような動的連鎖の方法が提供される。各チャネル制御
ブロックには、待ちビットと呼ばれる追加状態ビットが
設けられている。待ちビットがセットされているとき
は、現在ＣＣＢについて転送は完了しており、システム
は動作を中断し、待ちビットがリセットされるまで待
つ。これにより、チェーンに所望のＣＣＢを追加するの
に十分な時間が確保される。ＣＣＢを追加したならば、
待ちビットをリセットし、そこで正規の処理を続けてゆ
く。制御状態レジスタ（ＣＳＲ）の中に配置されたチャ
ネル動作レジスタ（ＣＯＲ）には、中断状態ビットも設
けられている。中断ビットがセットされているときは、
現在ＣＣＢの待ちビットの状態とは無関係に現在ＣＣＢ
の実行を中断する。中断ビットがリセットされたなら
ば、正規の処理を継続する。以下の説明を参照すれば、
本発明の目的，特徴及び利点は当業者には自明であろ
う。
【０００９】
【実施例】以下に説明中、本発明を完全に理解させるた
めに、説明の便宜上、特定の記憶装置、システム編成、
アーキテクチャなどを記載するが、そのような特定の詳
細な事項がなくとも本発明を実施しうることは当業者に
は明白であろう。また、場合によっては、本発明を無用
にわかりにくくしないために、周知の回路やシステムを
ブロック線図の形態で示すこともある。
めに、説明の便宜上、特定の記憶装置、システム編成、
アーキテクチャなどを記載するが、そのような特定の詳
細な事項がなくとも本発明を実施しうることは当業者に
は明白であろう。また、場合によっては、本発明を無用
にわかりにくくしないために、周知の回路やシステムを
ブロック線図の形態で示すこともある。
【００１０】本発明に従って動作する典型的なシステム
を図１に示す。バス１０は主メモリ１５と、ＣＰＵ２０
と、入出力装置２５及び３０とを含む複数の装置を相互
に接続する。入出力制御装置３５，４０はバス１０に対
してインタフェースを構成すると共に、実際の入出力装
置２５，３０に制御入力及び制御出力を供給する。さら
に入出力制御装置４５は第２のバス１２に接続してお
り、そのバス１２には追加メモリ５０，５５と、入出力
装置６０，６５が接続している。本発明のシステムで
は、入出力制御装置３５，４０，４５はＤＭＡ動作を実
行するための知能を与えられている。ＤＭＡ動作を実行
すべきであるという要求に応答して、入出力制御装置
は、その動作に要するチャネルの動作パラメータを指定
するために使用されるチャネル制御ブロックをアクセス
するために、装置の内部メモリの中で割当てられている
スペースの所定のアドレスをアクセスする。パラメータ
をアクセスしたならば、入出力制御装置は供給されるパ
ラメータに従って直接メモリアクセス動作を実行できる
状態になる。直接メモリアクセスの詳細については、た
とえば、Ａ．Ｊ．ｖａｎｄｅ ＧｏｏｒのＣｏｍｐｕｔ
ｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｄｅｓｉｇ
ｎ（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ，Ｐｕｂｌｉｓｈｅ
ｒｓ，１９８９年刊）の３１７〜３２１ページを参照。
を図１に示す。バス１０は主メモリ１５と、ＣＰＵ２０
と、入出力装置２５及び３０とを含む複数の装置を相互
に接続する。入出力制御装置３５，４０はバス１０に対
してインタフェースを構成すると共に、実際の入出力装
置２５，３０に制御入力及び制御出力を供給する。さら
に入出力制御装置４５は第２のバス１２に接続してお
り、そのバス１２には追加メモリ５０，５５と、入出力
装置６０，６５が接続している。本発明のシステムで
は、入出力制御装置３５，４０，４５はＤＭＡ動作を実
行するための知能を与えられている。ＤＭＡ動作を実行
すべきであるという要求に応答して、入出力制御装置
は、その動作に要するチャネルの動作パラメータを指定
するために使用されるチャネル制御ブロックをアクセス
するために、装置の内部メモリの中で割当てられている
スペースの所定のアドレスをアクセスする。パラメータ
をアクセスしたならば、入出力制御装置は供給されるパ
ラメータに従って直接メモリアクセス動作を実行できる
状態になる。直接メモリアクセスの詳細については、た
とえば、Ａ．Ｊ．ｖａｎｄｅ ＧｏｏｒのＣｏｍｐｕｔ
ｅｒ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｄｅｓｉｇ
ｎ（Ａｄｄｉｓｏｎ−Ｗｅｓｌｅｙ，Ｐｕｂｌｉｓｈｅ
ｒｓ，１９８９年刊）の３１７〜３２１ページを参照。
【００１１】図２を参照して説明する。本発明において
は、入出力制御装置１００の中に、メモリ１１０などの
外部記憶装置に記憶されているチャネル制御ブロック
（ＣＣＢ）を指定し且つそのアクセスをイネーブルする
ための手段を設ける。ＣＣＢのチェーンの実行中、入出
力制御装置１００は１つのチャネル制御ブロックを検索
するために外部記憶装置１１０をアクセスし、そのチャ
ネル制御ブロックをチャネル制御ブロック用として割当
てられた入出力制御装置１００のメモリ内の記憶場所１
２０に記憶する。好ましい実施例では、この記憶場所１
２０は制御状態レジスタ（ＣＳＲ）１２５の中に位置し
ている。その後、チャネル制御ブロックパラメータに従
ってＤＭＡ動作を実行する。動作が完了したならば、入
出力制御装置１００は次のチャネル制御ブロックを−そ
れが存在すれば−検索し、そのブロックをＣＳＲ１２５
のＣＣＢ記憶場所１２０に記憶し、全てのチャネル制御
ブロックを処理し終わるまでこのようにして処理を続け
る。このように、多数のチャネル制御ブロックを外部記
憶装置に記憶させておき、ＤＭＡ動作の実行中にブロッ
クを検索することができるので、ＣＣＢ記憶場所１２０
として割当てられているメモリの量が少ないことにより
入出力制御装置１００に課されていた制限を克服でき、
ＣＰＵの介在なしに複数のＤＭＡ動作を実行する手段を
設けることによって、処理に際して多大な利点が得られ
る。
は、入出力制御装置１００の中に、メモリ１１０などの
外部記憶装置に記憶されているチャネル制御ブロック
（ＣＣＢ）を指定し且つそのアクセスをイネーブルする
ための手段を設ける。ＣＣＢのチェーンの実行中、入出
力制御装置１００は１つのチャネル制御ブロックを検索
するために外部記憶装置１１０をアクセスし、そのチャ
ネル制御ブロックをチャネル制御ブロック用として割当
てられた入出力制御装置１００のメモリ内の記憶場所１
２０に記憶する。好ましい実施例では、この記憶場所１
２０は制御状態レジスタ（ＣＳＲ）１２５の中に位置し
ている。その後、チャネル制御ブロックパラメータに従
ってＤＭＡ動作を実行する。動作が完了したならば、入
出力制御装置１００は次のチャネル制御ブロックを−そ
れが存在すれば−検索し、そのブロックをＣＳＲ１２５
のＣＣＢ記憶場所１２０に記憶し、全てのチャネル制御
ブロックを処理し終わるまでこのようにして処理を続け
る。このように、多数のチャネル制御ブロックを外部記
憶装置に記憶させておき、ＤＭＡ動作の実行中にブロッ
クを検索することができるので、ＣＣＢ記憶場所１２０
として割当てられているメモリの量が少ないことにより
入出力制御装置１００に課されていた制限を克服でき、
ＣＰＵの介在なしに複数のＤＭＡ動作を実行する手段を
設けることによって、処理に際して多大な利点が得られ
る。
【００１２】各ＣＣＢには追加状態ビットが与えられて
いる。入出力制御装置論理１３０はそれらの追加状態ビ
ットを検査し、ビットがセット／リセットされていれば
所定の機能を実行するように変形されている。それらの
追加ビットの中にチェーンビットがある。チェーンビッ
トは、チェーンの次に続くチャネル制御ブロックを検索
するために制御装置論理１３０が外部メモリに対して読
取り動作を実行すべき場合にセットされる。次に、検索
したＣＣＢを入出力制御装置のメモリの所定のＣＣＢ記
憶場所に書込み、ＤＭＡ制御装置が実行したばかりのＣ
ＣＢの上に重ね書きする。次に、制御装置は、検索さ
れ、制御装置のメモリ中のＣＣＢレジスタに書込まれた
ＣＣＢにより指定される動作を実行する。
いる。入出力制御装置論理１３０はそれらの追加状態ビ
ットを検査し、ビットがセット／リセットされていれば
所定の機能を実行するように変形されている。それらの
追加ビットの中にチェーンビットがある。チェーンビッ
トは、チェーンの次に続くチャネル制御ブロックを検索
するために制御装置論理１３０が外部メモリに対して読
取り動作を実行すべき場合にセットされる。次に、検索
したＣＣＢを入出力制御装置のメモリの所定のＣＣＢ記
憶場所に書込み、ＤＭＡ制御装置が実行したばかりのＣ
ＣＢの上に重ね書きする。次に、制御装置は、検索さ
れ、制御装置のメモリ中のＣＣＢレジスタに書込まれた
ＣＣＢにより指定される動作を実行する。
【００１３】制御装置論理は制御装置の中に、好ましく
はチップ制御状態ブロック１４０の中に配置されている
外部メモリアドレスポインタが指示するアドレスに対し
て外部メモリの読取りを実行する。外部メモリアドレス
ポインタは、外部記憶装置の中に位置する第１のＣＣＢ
を指示するハードコード化値である。ＣＣＢカウンタレ
ジスタ１６０は、１つのチェーンについて実行されたチ
ェーン中のＣＣＢの数のカウントを維持する。ＣＣＢの
サイズは一定であるので、検索すべきＣＣＢの場所をメ
モリアドレスポインタと、実行したＣＣＢの数とに従っ
て確定して良い。あるいは、外部メモリアドレスポイン
タをＣＳＲ中の１つのレジスタに記憶させておき、外部
メモリにある次のＣＣＢのアドレスを表すために、ポイ
ンタを増分することも可能である。
はチップ制御状態ブロック１４０の中に配置されている
外部メモリアドレスポインタが指示するアドレスに対し
て外部メモリの読取りを実行する。外部メモリアドレス
ポインタは、外部記憶装置の中に位置する第１のＣＣＢ
を指示するハードコード化値である。ＣＣＢカウンタレ
ジスタ１６０は、１つのチェーンについて実行されたチ
ェーン中のＣＣＢの数のカウントを維持する。ＣＣＢの
サイズは一定であるので、検索すべきＣＣＢの場所をメ
モリアドレスポインタと、実行したＣＣＢの数とに従っ
て確定して良い。あるいは、外部メモリアドレスポイン
タをＣＳＲ中の１つのレジスタに記憶させておき、外部
メモリにある次のＣＣＢのアドレスを表すために、ポイ
ンタを増分することも可能である。
【００１４】外部メモリからチャネル制御ブロックを検
索した後、制御装置論理はＣＳＲブロックの中のレジス
タに記憶されている現在チャネル制御ブロックの上に重
ね書きする。ＣＣＢのチェーンビットがセットされる
と、ＣＣＢカウントレジスタ、あるいは外部メモリアド
レスポインタは次のチャネル制御ブロックを指示するた
めに増分される。ＣＣＢのサイズは一定であるので、次
のＣＣＢのアドレスは、外部に第１に位置しているＣＣ
Ｂの既知のアドレスをＣＣＢカウントにより増分し、そ
れにＣＣＢのサイズを乗算したものから容易に確定され
る。同様に、もう１つの実施例では、外部メモリアドレ
スポインタを制御装置論理により一定量だけ更新する。
索した後、制御装置論理はＣＳＲブロックの中のレジス
タに記憶されている現在チャネル制御ブロックの上に重
ね書きする。ＣＣＢのチェーンビットがセットされる
と、ＣＣＢカウントレジスタ、あるいは外部メモリアド
レスポインタは次のチャネル制御ブロックを指示するた
めに増分される。ＣＣＢのサイズは一定であるので、次
のＣＣＢのアドレスは、外部に第１に位置しているＣＣ
Ｂの既知のアドレスをＣＣＢカウントにより増分し、そ
れにＣＣＢのサイズを乗算したものから容易に確定され
る。同様に、もう１つの実施例では、外部メモリアドレ
スポインタを制御装置論理により一定量だけ更新する。
【００１５】外部ＣＣＢは内部ブロックが位置している
のと同じアドレスの内部メモリにロードされる。その結
果、初期ＣＣＢは重ね書きされることになる。従って、
ＤＭＡ動作のチェーンシーケンスの終了時には、制御装
置論理１３０はポインタ又はカウンタを外部メモリの初
期アドレスにリセットし、初期チャネル制御ブロックを
ＣＳＲブロック中のＣＣＢレジスタに復元させる。外部
メモリの、チャネル制御番号及びチャネル番号（多重チ
ャネルシステムの場合）を従って識別される所定のアド
レスに、初期チャネル制御ブロックのコピーを記憶する
のが好ましい。ＤＭＡ動作のチェーンシーケンスの終了
時、あるいは開始すべきＤＭＡ動作の次のシーケンスの
開始時に初期チャネル制御ブロックをＣＳＲに復元させ
ることができる。
のと同じアドレスの内部メモリにロードされる。その結
果、初期ＣＣＢは重ね書きされることになる。従って、
ＤＭＡ動作のチェーンシーケンスの終了時には、制御装
置論理１３０はポインタ又はカウンタを外部メモリの初
期アドレスにリセットし、初期チャネル制御ブロックを
ＣＳＲブロック中のＣＣＢレジスタに復元させる。外部
メモリの、チャネル制御番号及びチャネル番号（多重チ
ャネルシステムの場合）を従って識別される所定のアド
レスに、初期チャネル制御ブロックのコピーを記憶する
のが好ましい。ＤＭＡ動作のチェーンシーケンスの終了
時、あるいは開始すべきＤＭＡ動作の次のシーケンスの
開始時に初期チャネル制御ブロックをＣＳＲに復元させ
ることができる。
【００１６】図３に代替実施例を示す。処理能力をさら
に向上させるために、制御装置２００の内部メモリを第
１のチャネル制御ブロック２２０と、第２のチャネル制
御ブロック２２２とを受入れるようにわずかに拡大させ
ている。加えて、現在チャネル制御ブロックを指示する
ためのビットを取入れるために、チップ制御状態ビット
２４０を拡張している。このようにして、二重緩衝を実
行しても良い。図３を参照すると、第１のチャネル制御
ブロックは第１のチャネル制御ブロックバッファである
ＣＣＢ1 ２２０に記憶される。チップ制御状態ビット２
４０は、現在チャネル制御ブロックがＣＣＢ1 ２２０に
あることを指示すると考えられる。制御装置論理２３０
がＣＣＢ1 ２２０に記憶されているチャネル制御ブロッ
クに従って処理している間、ＣＣＢ中のチェーンビット
を検出すると共に、外部メモリ２１０から次のチャネル
制御ブロックを検索するためにメモリ／読取り動作を実
行することができる。続いて、次のＣＣＢをＣＣＢ2 ２
２２に記憶し、ＣＣＢ1 ２２０に記憶されているチャネ
ル制御ブロックに関する処理の終了時に、現在チャネル
制御ブロックがＣＣＢ2 ２２２にあることを表すため
に、チップ制御状態ビット２４０を更新又はトグルす
る。従って、ＣＣＢ1 ２２０に記憶されているチャネル
制御ブロックに関わる処理の終了時には、制御装置論理
はＣＣＢ2 ２２２に記憶されているチャネル制御ブロッ
クに従って直ちに処理を開始することができる。それに
引続いて、制御装置論理２３０がＣＣＢ2 ２２２のチャ
ネル制御ブロックに従って処理を実行している間には、
ＣＣＢ1 ２２０の内容を外部メモリ２１０から検索した
次のチャネル制御ブロックによって更新することができ
る。このように、外部メモリからチャネル制御ブロック
を検索するためにメモリ読取り動作を実行するのに要す
る時間によって後続する転送の開始が遅れることはない
ので、総転送速度は増すのである。
に向上させるために、制御装置２００の内部メモリを第
１のチャネル制御ブロック２２０と、第２のチャネル制
御ブロック２２２とを受入れるようにわずかに拡大させ
ている。加えて、現在チャネル制御ブロックを指示する
ためのビットを取入れるために、チップ制御状態ビット
２４０を拡張している。このようにして、二重緩衝を実
行しても良い。図３を参照すると、第１のチャネル制御
ブロックは第１のチャネル制御ブロックバッファである
ＣＣＢ1 ２２０に記憶される。チップ制御状態ビット２
４０は、現在チャネル制御ブロックがＣＣＢ1 ２２０に
あることを指示すると考えられる。制御装置論理２３０
がＣＣＢ1 ２２０に記憶されているチャネル制御ブロッ
クに従って処理している間、ＣＣＢ中のチェーンビット
を検出すると共に、外部メモリ２１０から次のチャネル
制御ブロックを検索するためにメモリ／読取り動作を実
行することができる。続いて、次のＣＣＢをＣＣＢ2 ２
２２に記憶し、ＣＣＢ1 ２２０に記憶されているチャネ
ル制御ブロックに関する処理の終了時に、現在チャネル
制御ブロックがＣＣＢ2 ２２２にあることを表すため
に、チップ制御状態ビット２４０を更新又はトグルす
る。従って、ＣＣＢ1 ２２０に記憶されているチャネル
制御ブロックに関わる処理の終了時には、制御装置論理
はＣＣＢ2 ２２２に記憶されているチャネル制御ブロッ
クに従って直ちに処理を開始することができる。それに
引続いて、制御装置論理２３０がＣＣＢ2 ２２２のチャ
ネル制御ブロックに従って処理を実行している間には、
ＣＣＢ1 ２２０の内容を外部メモリ２１０から検索した
次のチャネル制御ブロックによって更新することができ
る。このように、外部メモリからチャネル制御ブロック
を検索するためにメモリ読取り動作を実行するのに要す
る時間によって後続する転送の開始が遅れることはない
ので、総転送速度は増すのである。
【００１７】各入出力制御装置は、制御装置の動作状態
に関する情報と、ＤＭＡ動作を実行するために制御装置
のハードウェア論理（制御装置論理）が参照する情報と
を記憶する制御／状態レジスタ（ＣＳＲ）ブロックを含
む。ＣＳＲブロックの中には複数のチャネル制御ブロッ
ク（ＣＣＢ）があり、入出力チャネルごとに１つのＣＣ
Ｂが存在している。チャネル制御ブロックの１例を図４
に示す。第１の語は宛先肯定応答カウンタ（ＤＡＣ）
と、ソース肯定応答カウンタ（ＳＡＣ）と、転送カウン
ト（ＴＣ）と、ソースアドレス自動インクレメント／デ
クレメントレジスタ（ＳＩＮＣ）と、宛先アドレス自動
インクレメント／デクレメントレジスタとを含む。ソー
ス肯定応答カウンタと宛先肯定応答カウンタは、肯定応
答線を欠く装置のプログラム可能待ち状態指定のために
利用される。転送カウントレジスタは動作のために転送
すべきバイトの数を指定する。ＳＩＮＣレジスタとＤＩ
ＮＣレジスタは、データのブロックを転送するなどの所
定の動作についてアドレスを自動増分／減分するための
値を記憶する。
に関する情報と、ＤＭＡ動作を実行するために制御装置
のハードウェア論理（制御装置論理）が参照する情報と
を記憶する制御／状態レジスタ（ＣＳＲ）ブロックを含
む。ＣＳＲブロックの中には複数のチャネル制御ブロッ
ク（ＣＣＢ）があり、入出力チャネルごとに１つのＣＣ
Ｂが存在している。チャネル制御ブロックの１例を図４
に示す。第１の語は宛先肯定応答カウンタ（ＤＡＣ）
と、ソース肯定応答カウンタ（ＳＡＣ）と、転送カウン
ト（ＴＣ）と、ソースアドレス自動インクレメント／デ
クレメントレジスタ（ＳＩＮＣ）と、宛先アドレス自動
インクレメント／デクレメントレジスタとを含む。ソー
ス肯定応答カウンタと宛先肯定応答カウンタは、肯定応
答線を欠く装置のプログラム可能待ち状態指定のために
利用される。転送カウントレジスタは動作のために転送
すべきバイトの数を指定する。ＳＩＮＣレジスタとＤＩ
ＮＣレジスタは、データのブロックを転送するなどの所
定の動作についてアドレスを自動増分／減分するための
値を記憶する。
【００１８】初めの３２ビットはデータが転送されるア
ドレスを識別するＤＭＡソースアドレスを含み、次の３
２ビットはデータが転送されて行くアドレスを識別する
宛先アドレスを含む。続く６４ビットはチャネル制御ブ
ロック（ＣＣＲ）と、スレーブバースト能力レジスタと
を含む。以下に説明するが、ＣＣＲはチャネルの様々な
動作パラメータを表すビットを含む。ＳＢＳＤＢは、転
送を要求する特定のスレーブ装置に関してどのバースト
サイズが支援されるかを指定する。初期設定／チェーン
／待ちレジスタ（ＩＣＷ）は、セットされたときにはＣ
ＣＢが外部メモリに記憶されており、そのＣＣＢを検索
し、実行すべきであることを指示するチェーンビットを
含めて、動作を実行するための制御ビットを記憶する。
このレジスタは初期設定状態ビットをさらに含む。この
ビットがセットされているときには、その時点でＣＳＲ
にロードされているＣＣＢが初期ＣＣＢであり、それを
実行できる状態にある。初期設定ビットがセットされて
いない場合には、初期ＣＣＢはその時点でＣＳＲにロー
ドされておらず、ＤＭＡプロセスを再開できるようにす
る前に、ＣＳＲのＣＣＢレジスタに初期ＣＣＢをロード
しなければならない。
ドレスを識別するＤＭＡソースアドレスを含み、次の３
２ビットはデータが転送されて行くアドレスを識別する
宛先アドレスを含む。続く６４ビットはチャネル制御ブ
ロック（ＣＣＲ）と、スレーブバースト能力レジスタと
を含む。以下に説明するが、ＣＣＲはチャネルの様々な
動作パラメータを表すビットを含む。ＳＢＳＤＢは、転
送を要求する特定のスレーブ装置に関してどのバースト
サイズが支援されるかを指定する。初期設定／チェーン
／待ちレジスタ（ＩＣＷ）は、セットされたときにはＣ
ＣＢが外部メモリに記憶されており、そのＣＣＢを検索
し、実行すべきであることを指示するチェーンビットを
含めて、動作を実行するための制御ビットを記憶する。
このレジスタは初期設定状態ビットをさらに含む。この
ビットがセットされているときには、その時点でＣＳＲ
にロードされているＣＣＢが初期ＣＣＢであり、それを
実行できる状態にある。初期設定ビットがセットされて
いない場合には、初期ＣＣＢはその時点でＣＳＲにロー
ドされておらず、ＤＭＡプロセスを再開できるようにす
る前に、ＣＳＲのＣＣＢレジスタに初期ＣＣＢをロード
しなければならない。
【００１９】ＩＣＷレジスタは待ちビットをさらに記憶
しており、以下に説明する通り、このビットは、セット
されているとき、競合条件に起因する誤りを招かずにＣ
ＣＢのチェーンを動的に構成するためにＣＣＢの実行を
中断する。
しており、以下に説明する通り、このビットは、セット
されているとき、競合条件に起因する誤りを招かずにＣ
ＣＢのチェーンを動的に構成するためにＣＣＢの実行を
中断する。
【００２０】自動アームカウンタ（ＡＡＣ）は、自動ア
ームモードにおいてＣＣＢに関わる繰返しの回数を指定
するために使用される。チャネルインタリーブサイズレ
ジスタ（ＣＨＩＬＳ）は、別のチャネルを転送可能にす
る前に転送すべきバイトの最大数を指定する。チャネル
制御レジスタについては図５に詳細に示す。
ームモードにおいてＣＣＢに関わる繰返しの回数を指定
するために使用される。チャネルインタリーブサイズレ
ジスタ（ＣＨＩＬＳ）は、別のチャネルを転送可能にす
る前に転送すべきバイトの最大数を指定する。チャネル
制御レジスタについては図５に詳細に示す。
【００２１】以下にチャネル制御状態ビットを指定す
る： Ｍｏ１，Ｍｏ０−動作モード ００−単一転送 ０１−自動アーム １ｘ−自動実行 ＤＸｔ−ＤＭＡ転送型 ０−制御装置はバスにおけるＤＭＡマスターである １−制御装置はバスにおけるＤＭＡスレーブである Ｓｉｈ−転送終了ごとのソースアドレス自動インクリメ
ント／保持 ０−転送サイズに基づいて転送終了ごとにソースアドレ
スを増分する １−ソースアドレスを一定に保持する Ｄｉｈ−転送終了ごとの宛先アドレス自動インクリメン
ト／保持 ０−転送サイズに基づいて転送終了ごとに宛先アドレス
を増分 １−宛先アドレスを一定に保持 Ｓｅｃ−データバスエンディアン変換（ソース） ０−ＢＩＧ−エンディアン １−ＬＩＴＴＬＥ−エンディアン Ｄｅｃ−データバスエンディアン変換（宛先） ０−ＢＩＧ−エンディアン １−ＬＩＴＴＬＥ−エンディアン Ｓａ０−ソースアドレスオーバライド（分散） ０−アドレスオーバライドなし（正規モード） １−次のＣＣＢに対して現在ソース基底アドレスを使用
する Ｄａ０−宛先アドレスオーバライド（収集） ０−アドレスオーバライドなし（正規モード） １−次のＣＣＢに対して現在宛先基底アドレスを使用す
る Ｓａｉ−ＳＩＮＣレジスタに記憶されている値を使用し
てＣＣＢ転送が完了するたびにソースアドレスを自動イ
ンクリメント／デクリメント ０−自動インクリメント／デクリメントディスエーブル １−自動インクリメント／デクリメントイネーブル Ｄａｉ−ＤＩＮＣレジスタに記憶されている値を使用し
てＣＣＢ転送が完了するたびに宛先アドレスを自動イン
クリメント／デクリメント ０−自動インクリメント／デクリメントディスエーブル １−自動インクリメント／デクリメントイネーブル Ｓｂ１，Ｓｂ０−ソースバス選択 ００−バス１，非６４ビット １１−バス１，６４ビット １０−バス２型１ １１−バス２型２ Ｄｂ１，Ｄｂ０−宛先バス選択 ００−バス１，非６４ビット １１−バス１，６４ビット １０−バス２型１ １１−バス２型２ ＳＳｙｎｃ−ソースに関して同期転送又は非同期転送を
選択する ０−同期 １−非同期 ＳＭＵ−ソースに関して多重化モード又は非多重化モー
ドを選択する ０−非多重化 １−多重化 ＳＰｓ１−ＳＰｓ０−型２の装置（又はＡＣＫが無視さ
れたときには型１の装置）に関するソースポートサイズ ００−６４ビット ０１−３２ビット １０−１６ビット １１−８ビット ＤＳｙｎｃ−宛先に関して同期転送又は非同期転送を選
択する ０−同期 １−非同期 ＤＭｕ−宛先に関して多重化モード又は非多重化モード
を選択する ０−非多重化 １−多重化 ＤＰｓ１，ＤＰｓ０−型２の装置（又はＡＣＫが無視さ
れたときには型１の装置）に関する宛先ポートサイズ ００−６４ビット ０１−３２ビット １０−１６ビット １１−８ビット Ｓａｃｋ１，Ｓａｃｋ０−ソース肯定応答型制御 ２型装置の場合、これらのビットを無視し、常に０１モ
ードを使用する。これは、２型の装置については*ＡＣ
Ｋ線を使用しないからである。 ００−*ＡＣＫ線のみを観測する ０１−ＣＣＢのＳＡＣレジスタの値のみを使用する；*
ＡＣＫ線を無視 １０−ＣＣＢのＳＡＣレジスタの値を使用し、次に*Ａ
ＣＫ線を観測する １１−*ＡＣＫ線を観測し、次にＳＡＣレジスタの値を
使用する Ｄａｃｋ１，Ｄａｃｋ０−宛先肯定応答型制御 ２型装置の場合，これらのビットを無視し、常に０１モ
ードを使用する ００−*ＡＣＫ線のみを観測する ０１−ＣＣＢのＤＡＣレジスタの値のみを使用する；*
ＡＣＫ線を無視 １０−ＣＣＢのＤＡＣレジスタの値を使用し、次に*Ａ
ＣＫ線を観測する １１−*ＡＣＫ線を観測し、次にＤＡＣレジスタの値を
使用する
る： Ｍｏ１，Ｍｏ０−動作モード ００−単一転送 ０１−自動アーム １ｘ−自動実行 ＤＸｔ−ＤＭＡ転送型 ０−制御装置はバスにおけるＤＭＡマスターである １−制御装置はバスにおけるＤＭＡスレーブである Ｓｉｈ−転送終了ごとのソースアドレス自動インクリメ
ント／保持 ０−転送サイズに基づいて転送終了ごとにソースアドレ
スを増分する １−ソースアドレスを一定に保持する Ｄｉｈ−転送終了ごとの宛先アドレス自動インクリメン
ト／保持 ０−転送サイズに基づいて転送終了ごとに宛先アドレス
を増分 １−宛先アドレスを一定に保持 Ｓｅｃ−データバスエンディアン変換（ソース） ０−ＢＩＧ−エンディアン １−ＬＩＴＴＬＥ−エンディアン Ｄｅｃ−データバスエンディアン変換（宛先） ０−ＢＩＧ−エンディアン １−ＬＩＴＴＬＥ−エンディアン Ｓａ０−ソースアドレスオーバライド（分散） ０−アドレスオーバライドなし（正規モード） １−次のＣＣＢに対して現在ソース基底アドレスを使用
する Ｄａ０−宛先アドレスオーバライド（収集） ０−アドレスオーバライドなし（正規モード） １−次のＣＣＢに対して現在宛先基底アドレスを使用す
る Ｓａｉ−ＳＩＮＣレジスタに記憶されている値を使用し
てＣＣＢ転送が完了するたびにソースアドレスを自動イ
ンクリメント／デクリメント ０−自動インクリメント／デクリメントディスエーブル １−自動インクリメント／デクリメントイネーブル Ｄａｉ−ＤＩＮＣレジスタに記憶されている値を使用し
てＣＣＢ転送が完了するたびに宛先アドレスを自動イン
クリメント／デクリメント ０−自動インクリメント／デクリメントディスエーブル １−自動インクリメント／デクリメントイネーブル Ｓｂ１，Ｓｂ０−ソースバス選択 ００−バス１，非６４ビット １１−バス１，６４ビット １０−バス２型１ １１−バス２型２ Ｄｂ１，Ｄｂ０−宛先バス選択 ００−バス１，非６４ビット １１−バス１，６４ビット １０−バス２型１ １１−バス２型２ ＳＳｙｎｃ−ソースに関して同期転送又は非同期転送を
選択する ０−同期 １−非同期 ＳＭＵ−ソースに関して多重化モード又は非多重化モー
ドを選択する ０−非多重化 １−多重化 ＳＰｓ１−ＳＰｓ０−型２の装置（又はＡＣＫが無視さ
れたときには型１の装置）に関するソースポートサイズ ００−６４ビット ０１−３２ビット １０−１６ビット １１−８ビット ＤＳｙｎｃ−宛先に関して同期転送又は非同期転送を選
択する ０−同期 １−非同期 ＤＭｕ−宛先に関して多重化モード又は非多重化モード
を選択する ０−非多重化 １−多重化 ＤＰｓ１，ＤＰｓ０−型２の装置（又はＡＣＫが無視さ
れたときには型１の装置）に関する宛先ポートサイズ ００−６４ビット ０１−３２ビット １０−１６ビット １１−８ビット Ｓａｃｋ１，Ｓａｃｋ０−ソース肯定応答型制御 ２型装置の場合、これらのビットを無視し、常に０１モ
ードを使用する。これは、２型の装置については*ＡＣ
Ｋ線を使用しないからである。 ００−*ＡＣＫ線のみを観測する ０１−ＣＣＢのＳＡＣレジスタの値のみを使用する；*
ＡＣＫ線を無視 １０−ＣＣＢのＳＡＣレジスタの値を使用し、次に*Ａ
ＣＫ線を観測する １１−*ＡＣＫ線を観測し、次にＳＡＣレジスタの値を
使用する Ｄａｃｋ１，Ｄａｃｋ０−宛先肯定応答型制御 ２型装置の場合，これらのビットを無視し、常に０１モ
ードを使用する ００−*ＡＣＫ線のみを観測する ０１−ＣＣＢのＤＡＣレジスタの値のみを使用する；*
ＡＣＫ線を無視 １０−ＣＣＢのＤＡＣレジスタの値を使用し、次に*Ａ
ＣＫ線を観測する １１−*ＡＣＫ線を観測し、次にＤＡＣレジスタの値を
使用する
【００２２】動的連鎖は処理中にＣＣＢのチェーンを変
更するための融通性を与える。たとえば、ＣＣＢを追加
するときには、チェーンの中の最後のＣＣＢのチェーン
ビットをセットし、追加すべきＣＣＢを最後のＣＣＢの
後の次の順次メモリアドレスに書込む。ところが、ＣＣ
Ｂのチェーンを動的に変更するときに競合条件が起こる
と思われる。それらの競合条件は、たとえば、ＣＣＢの
チェーンにチェーンを動的に追加している間に外部メモ
リからＣＣＢのアクセスするときに起こりうる。また、
ＣＣＢを動的に追加することができる前にチェーン中の
最後のＣＣＢに到達したときにも起こる可能性がある。
更するための融通性を与える。たとえば、ＣＣＢを追加
するときには、チェーンの中の最後のＣＣＢのチェーン
ビットをセットし、追加すべきＣＣＢを最後のＣＣＢの
後の次の順次メモリアドレスに書込む。ところが、ＣＣ
Ｂのチェーンを動的に変更するときに競合条件が起こる
と思われる。それらの競合条件は、たとえば、ＣＣＢの
チェーンにチェーンを動的に追加している間に外部メモ
リからＣＣＢのアクセスするときに起こりうる。また、
ＣＣＢを動的に追加することができる前にチェーン中の
最後のＣＣＢに到達したときにも起こる可能性がある。
【００２３】動的連鎖を実行しているときの競合条件の
発生を回避するために新規な方法と装置が開発されてい
る。以下の説明から当業者には明白になるであろうが、
競合条件を防止するための本発明の方法と装置はどのよ
うな動的連鎖方式とも組合せて利用できると思われる。
しかし、本発明はここで説明する外部メモリを使用して
動的連鎖を実行する方法及び装置と関連して使用される
のが好ましい。
発生を回避するために新規な方法と装置が開発されてい
る。以下の説明から当業者には明白になるであろうが、
競合条件を防止するための本発明の方法と装置はどのよ
うな動的連鎖方式とも組合せて利用できると思われる。
しかし、本発明はここで説明する外部メモリを使用して
動的連鎖を実行する方法及び装置と関連して使用される
のが好ましい。
【００２４】競合条件を防止するためには、動的連鎖動
作が完了するまでＣＣＢのチェーンにおける進行を中断
することが必要である。各チャネル制御ブロックには待
ちビットが設けられている。待ちビットを検出すると、
制御装置論理は現在チャネル制御ブロックの動作の実行
を完了するが、待ちビットがリセットされるまで、後続
するＤＭＡ動作の実行を中断する。これにより、競合条
件に起因する誤りを招かずに、ＤＭＡ動作を変更するた
めに現在チェーンにチャネル制御ブロックを動的に追加
／変更する機会が与えられる。追加のＤＭＡ動作を連鎖
すること、あるいは、チャネル制御ブロックのチェーン
の中の特定の場所でチャネル制御ブロックを挿入又は除
去することが望ましい場合、ＣＰＵはブロックを追加又
は除去すべき場所の前に位置するチャネル制御ブロック
の中の待ちビットをセットさせる。次に、チャネル制御
ブロックの追加又は削除を実行し、待ちビットをリセッ
トすれば良く、リセットの時点で、制御装置論理はチャ
ネル制御ブロックにより指定されるＤＭＡ動作の処理を
継続することができる。
作が完了するまでＣＣＢのチェーンにおける進行を中断
することが必要である。各チャネル制御ブロックには待
ちビットが設けられている。待ちビットを検出すると、
制御装置論理は現在チャネル制御ブロックの動作の実行
を完了するが、待ちビットがリセットされるまで、後続
するＤＭＡ動作の実行を中断する。これにより、競合条
件に起因する誤りを招かずに、ＤＭＡ動作を変更するた
めに現在チェーンにチャネル制御ブロックを動的に追加
／変更する機会が与えられる。追加のＤＭＡ動作を連鎖
すること、あるいは、チャネル制御ブロックのチェーン
の中の特定の場所でチャネル制御ブロックを挿入又は除
去することが望ましい場合、ＣＰＵはブロックを追加又
は除去すべき場所の前に位置するチャネル制御ブロック
の中の待ちビットをセットさせる。次に、チャネル制御
ブロックの追加又は削除を実行し、待ちビットをリセッ
トすれば良く、リセットの時点で、制御装置論理はチャ
ネル制御ブロックにより指定されるＤＭＡ動作の処理を
継続することができる。
【００２５】先に述べた通り、好ましい実施例では、待
ちビットはチャネル制御ブロックのＩＳＷレジスタに入
っている。さらに、ＣＳＲ（図１の１２５）、好ましく
はチャネル動作レジスタ（ＣＯＲ）（図１の１５０）に
追加状態ビットである中断ビットを設けるのが好まし
い。このビットをセットすると、特定のＣＣＢを参照せ
ずに動作は中断される。中断ビットは各ＣＣＢの中に入
っている待ちビットと関連して使用されても良く、待ち
ビットとは関係なく使用されても良い。多重チャネル制
御装置においては、チャネルごとに１つずつ、複数の中
断ビットが設けられるので、全てのチャネル動作又は一
部のチャネル動作を中断させる単純な方式が得られる。
中断ビットがリセットされれば、動作を継続できる。
ちビットはチャネル制御ブロックのＩＳＷレジスタに入
っている。さらに、ＣＳＲ（図１の１２５）、好ましく
はチャネル動作レジスタ（ＣＯＲ）（図１の１５０）に
追加状態ビットである中断ビットを設けるのが好まし
い。このビットをセットすると、特定のＣＣＢを参照せ
ずに動作は中断される。中断ビットは各ＣＣＢの中に入
っている待ちビットと関連して使用されても良く、待ち
ビットとは関係なく使用されても良い。多重チャネル制
御装置においては、チャネルごとに１つずつ、複数の中
断ビットが設けられるので、全てのチャネル動作又は一
部のチャネル動作を中断させる単純な方式が得られる。
中断ビットがリセットされれば、動作を継続できる。
【００２６】図６のフローチャートに示す動的連鎖の１
例は、ＣＣＢのチェーンの終端にＤＭＡ動作を追加する
ことであると考えられる。追加を実行するときには、Ｃ
ＰＵ又は入出力制御装置をプログラムする能力を有する
他の装置は外部メモリをアクセスし、外部メモリに記憶
されているチェーンの最後のＣＣＢの待ちビットが先に
セットされていなければ、待ちビットをセットする（ス
テップ３００）。動的連鎖が起こりそうな場合には、待
ちビットを事前にセットすることができる。待ちビット
を事前にセットすることにより、追加のＣＣＢを動的に
連鎖するのに先立ってその場合をオーバランしてしまう
危険を回避するのである。現在、その最後のチャネル制
御ブロックが入出力制御装置のＣＳＲに記憶されており
（ステップ３１０）且つチェーンのＤＭＡ動作が完了し
ている（ステップ３２０）ならば、動的連鎖動作を実行
することはできず、そのＣＣＢを別個のチェーンとして
実行するなどの代替プロセスを実行しなければならな
い。制御装置論理がセット状態の待ちビットを検出し
て、動作が中断されるまで、処理は継続する。次に、ス
テップ３４０で、ＣＰＵは外部メモリのその最終チャネ
ル制御ブロックの直後の記憶場所に新たなチャネル制御
ブロックを書込む。追加ＣＣＢを追加する可能性がある
ため、この新たに追加されるＣＣＢのチェーンビットと
待ちビットを事前にセットしておくのが好ましい。
例は、ＣＣＢのチェーンの終端にＤＭＡ動作を追加する
ことであると考えられる。追加を実行するときには、Ｃ
ＰＵ又は入出力制御装置をプログラムする能力を有する
他の装置は外部メモリをアクセスし、外部メモリに記憶
されているチェーンの最後のＣＣＢの待ちビットが先に
セットされていなければ、待ちビットをセットする（ス
テップ３００）。動的連鎖が起こりそうな場合には、待
ちビットを事前にセットすることができる。待ちビット
を事前にセットすることにより、追加のＣＣＢを動的に
連鎖するのに先立ってその場合をオーバランしてしまう
危険を回避するのである。現在、その最後のチャネル制
御ブロックが入出力制御装置のＣＳＲに記憶されており
（ステップ３１０）且つチェーンのＤＭＡ動作が完了し
ている（ステップ３２０）ならば、動的連鎖動作を実行
することはできず、そのＣＣＢを別個のチェーンとして
実行するなどの代替プロセスを実行しなければならな
い。制御装置論理がセット状態の待ちビットを検出し
て、動作が中断されるまで、処理は継続する。次に、ス
テップ３４０で、ＣＰＵは外部メモリのその最終チャネ
ル制御ブロックの直後の記憶場所に新たなチャネル制御
ブロックを書込む。追加ＣＣＢを追加する可能性がある
ため、この新たに追加されるＣＣＢのチェーンビットと
待ちビットを事前にセットしておくのが好ましい。
【００２７】書込み動作が完了した後、外部メモリとＣ
ＳＲの双方（動作が中断されている場合）に記憶されて
いるＣＣＢの待ちビットをリセットし（ステップ３５
０）、それにより処理は再開して（ステップ３７０）、
動作連鎖は実行済となる。まず最初に待ちビットをセッ
トすることにより、制御装置論理は待ちビットがセット
されているチャネル制御ブロックを越えて処理しなくな
るので、競合条件（オーバラン）が起こるおそれは排除
される。さらに、制御装置論理は待ちビットがセットさ
れているチャネル制御ブロックの終わりまで処理を継続
できるので、動的連鎖の処理に要するオーバヘッドは最
小限に抑えられると共に、高い処理能力を維持できる。
ＳＲの双方（動作が中断されている場合）に記憶されて
いるＣＣＢの待ちビットをリセットし（ステップ３５
０）、それにより処理は再開して（ステップ３７０）、
動作連鎖は実行済となる。まず最初に待ちビットをセッ
トすることにより、制御装置論理は待ちビットがセット
されているチャネル制御ブロックを越えて処理しなくな
るので、競合条件（オーバラン）が起こるおそれは排除
される。さらに、制御装置論理は待ちビットがセットさ
れているチャネル制御ブロックの終わりまで処理を継続
できるので、動的連鎖の処理に要するオーバヘッドは最
小限に抑えられると共に、高い処理能力を維持できる。
【００２８】現在指定されているＣＣＢのチェーンの中
にＣＣＢを追加しても良い。図７に記載するように、以
下では、再帰的チェーン、すなわち、チェーンの完了時
にチェーンの頭に戻るチェーンに関連してプロセスを説
明する。本発明のプロセスは再帰的チェーンには限定さ
れず、プロセスは非再帰的チェーンにも等しく適用でき
る。図７を参照して説明すると、ステップ４１０で、チ
ェーン中の追加すべきＣＣＢの記憶場所の直前の場所に
記憶されているＣＣＢの待ちビットをセットする。ステ
ップ４１５では、現在処理中のＣＣＢの記憶場所をＣＣ
Ｂを追加すべき記憶場所と比較する。現在処理中のＣＣ
Ｂがチェーン中の「下位」にあれば、システムはメモリ
に新たにＣＣＢを書込む前に動作がチェーンの頭に戻る
まで待機する。現在処理中のＣＣＢがＣＣＢを追加すべ
きチェーン中の場所より上にある場合には、システムは
セット状態の待ちビットを検出したときに処理を中断す
るので、ＣＣＢを直ちに追加することができる。次に、
新たなＣＣＢを追加するために外部メモリを更新する
（ステップ４２０）。この更新は、待ちビットがセット
されているＣＣＢの直後のメモリアドレスに新たにＣＣ
Ｂを書込み、残る後続するＣＣＢをそれぞれの旧アドレ
スをＣＣＢ１つ分のサイズだけ増分したアドレスに対応
する新たなアドレス場所に再書込みすることにより実行
されるのが好ましい（ステップ４２５）。あるいは、後
続するメモリアドレスにＣＣＢを書込み、新たなＣＣＢ
を所望のシーケンスで実行するようにそのアドレスに対
してポインタメカニズムを設けることにより、外部メモ
リを更新しても良い。チェーンを更新したならば、外部
メモリの待ちビットをリセットし（ステップ４３０）、
その後に内部メモリの待ちビットをリセットし、処理を
継続してゆく（ステップ４５０）。
にＣＣＢを追加しても良い。図７に記載するように、以
下では、再帰的チェーン、すなわち、チェーンの完了時
にチェーンの頭に戻るチェーンに関連してプロセスを説
明する。本発明のプロセスは再帰的チェーンには限定さ
れず、プロセスは非再帰的チェーンにも等しく適用でき
る。図７を参照して説明すると、ステップ４１０で、チ
ェーン中の追加すべきＣＣＢの記憶場所の直前の場所に
記憶されているＣＣＢの待ちビットをセットする。ステ
ップ４１５では、現在処理中のＣＣＢの記憶場所をＣＣ
Ｂを追加すべき記憶場所と比較する。現在処理中のＣＣ
Ｂがチェーン中の「下位」にあれば、システムはメモリ
に新たにＣＣＢを書込む前に動作がチェーンの頭に戻る
まで待機する。現在処理中のＣＣＢがＣＣＢを追加すべ
きチェーン中の場所より上にある場合には、システムは
セット状態の待ちビットを検出したときに処理を中断す
るので、ＣＣＢを直ちに追加することができる。次に、
新たなＣＣＢを追加するために外部メモリを更新する
（ステップ４２０）。この更新は、待ちビットがセット
されているＣＣＢの直後のメモリアドレスに新たにＣＣ
Ｂを書込み、残る後続するＣＣＢをそれぞれの旧アドレ
スをＣＣＢ１つ分のサイズだけ増分したアドレスに対応
する新たなアドレス場所に再書込みすることにより実行
されるのが好ましい（ステップ４２５）。あるいは、後
続するメモリアドレスにＣＣＢを書込み、新たなＣＣＢ
を所望のシーケンスで実行するようにそのアドレスに対
してポインタメカニズムを設けることにより、外部メモ
リを更新しても良い。チェーンを更新したならば、外部
メモリの待ちビットをリセットし（ステップ４３０）、
その後に内部メモリの待ちビットをリセットし、処理を
継続してゆく（ステップ４５０）。
【００２９】図８のフローチャートにより示す動的連鎖
動作のもう１つの例は、ＣＣＢのアクティブチェーンか
らＣＣＢを除去するというものである。図８は、ＣＣＢ
の再帰的チェーンからＣＣＢを除去するプロセスを示
す。１つ又は複数のＣＣＢの除去は、まず、除去すべき
ＣＣＢの直前に位置する外部ＣＣＢの待ちビットをセッ
トすることにより実行される（ステップ５１０）。ステ
ップ５１５では、システムは現在処理中のＣＣＢの場所
に対して除去すべきＣＣＢのチェーン中の場所を確定す
る。システムは、必要に応じて、処理中のＣＣＢが除去
すべきＣＣＢの場所の「上位」、すなわち、前に来るま
で待機する。次に、外部メモリからＣＣＢを除去する
（ステップ５２０）。ＣＣＢのチェーンに不連続が生じ
ないように、外部メモリは除去されるＣＣＢの直後のＣ
ＣＢのアドレスを指示するポインタメカニズムを含んで
いても良い。あるいは、ステップ５２５で、除去したＣ
ＣＢに続くＣＣＢを外部メモリの連続するメモリアドレ
スに再書込みする。ＣＣＢのチェーンを更新した後、ま
ず、外部メモリに記憶されているＣＣＢの待ちビットを
リセットし（ステップ５３０）、ＣＳＲ中のＣＣＢの待
ちビットをリセットし（ステップ５４０）、処理を継続
する（ステップ５５０）。
動作のもう１つの例は、ＣＣＢのアクティブチェーンか
らＣＣＢを除去するというものである。図８は、ＣＣＢ
の再帰的チェーンからＣＣＢを除去するプロセスを示
す。１つ又は複数のＣＣＢの除去は、まず、除去すべき
ＣＣＢの直前に位置する外部ＣＣＢの待ちビットをセッ
トすることにより実行される（ステップ５１０）。ステ
ップ５１５では、システムは現在処理中のＣＣＢの場所
に対して除去すべきＣＣＢのチェーン中の場所を確定す
る。システムは、必要に応じて、処理中のＣＣＢが除去
すべきＣＣＢの場所の「上位」、すなわち、前に来るま
で待機する。次に、外部メモリからＣＣＢを除去する
（ステップ５２０）。ＣＣＢのチェーンに不連続が生じ
ないように、外部メモリは除去されるＣＣＢの直後のＣ
ＣＢのアドレスを指示するポインタメカニズムを含んで
いても良い。あるいは、ステップ５２５で、除去したＣ
ＣＢに続くＣＣＢを外部メモリの連続するメモリアドレ
スに再書込みする。ＣＣＢのチェーンを更新した後、ま
ず、外部メモリに記憶されているＣＣＢの待ちビットを
リセットし（ステップ５３０）、ＣＳＲ中のＣＣＢの待
ちビットをリセットし（ステップ５４０）、処理を継続
する（ステップ５５０）。
【００３０】本発明を好ましい実施例に関連して説明し
たが、以上の説明を参照すれば当業者には数多くの代替
構成、変形、変更及び用途が明白になるであろうという
ことは明かである。詳細にいえば、ここで説明した概念
である外部チャネル制御ブロックの透過連鎖と、動作を
動的に連鎖するときの競合条件の防止は互いに関連して
使用されるのが好ましいが、互いに関係なく使用されて
も良く、その場合にもここで論じた目的及び改善を達成
できることは当業者には理解されるであろう。
たが、以上の説明を参照すれば当業者には数多くの代替
構成、変形、変更及び用途が明白になるであろうという
ことは明かである。詳細にいえば、ここで説明した概念
である外部チャネル制御ブロックの透過連鎖と、動作を
動的に連鎖するときの競合条件の防止は互いに関連して
使用されるのが好ましいが、互いに関係なく使用されて
も良く、その場合にもここで論じた目的及び改善を達成
できることは当業者には理解されるであろう。
【図１】本発明に従ったシステムの一実施例のブロック
線図。
線図。
【図２】本発明のシステムの２つの実施例を示すブロッ
ク線図。
ク線図。
【図３】本発明のシステムの２つの実施例を示すブロッ
ク線図。
ク線図。
【図４】チャネルの様々な動作パラメータを指定するた
めに使用されるチャネル制御ブロックレジスタを示す
図。
めに使用されるチャネル制御ブロックレジスタを示す
図。
【図５】チャネルの様々な動作パラメータを指定するた
めに使用されるチャネル制御ブロックレジスタを示す
図。
めに使用されるチャネル制御ブロックレジスタを示す
図。
【図６】動的連鎖動作中の競合条件を防止するための好
ましい実施例を示す流れ図。
ましい実施例を示す流れ図。
【図７】動的連鎖動作中の競合条件を防止するための好
ましい実施例を示す流れ図。
ましい実施例を示す流れ図。
【図８】動的連鎖動作中の競合条件を防止するための好
ましい実施例を示す流れ図。
ましい実施例を示す流れ図。
１０ バス
１２ バス
１５ 主メモリ
２０ ＣＰＵ
２５，３０ 入出力装置
３５，４０，４５ 入出力制御装置
５０，５５ 追加メモリ
６０，６５ 入出力装置
１００ 入出力制御装置
１１０ メモリ
１２０ ＣＣＢ記憶場所
１２５ 制御状態レジスタ（ＣＳＲ）
１３０ 制御装置論理
１４０ チップ制御状態ブロック
１５０ チャネル動作レジスタ（ＣＯＲ）
１６０ ＣＣＢカウンタレジスタ
２００ 入出力制御装置
２１０ 外部メモリ
２２０ 第１のＣＣＢ
２２２ 第２のＣＣＢ
２２５ ＣＳＲ
２３０ 制御装置論理
２４０ チップ制御状態ビット
２５０ ＣＯＲ
２６０ ＣＣＢ ＣＮＴ
フロントページの続き
(56)参考文献 特開 平１−255061（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 13/28 310
ＥＵＲＯＰＡＴ（ＱＵＥＳＴＥＬ)
ＷＰＩ（ＤＩＡＬＯＧ)
Claims (3)
- 【請求項１】 ＣＰＵと、主メモリと、バスに結合され
た外部メモリとを具備するコンピュータシステムにあっ
て、実行すべき直接メモリアクセス動作を前記外部メモ
リに動的に連鎖させる装置において： 前記バスに結合されていて直接メモリアクセス（ＤＭ
Ａ）動作を実行するＤＭＡ制御装置であって、アクセス
可能で、ＤＭＡ制御装置が実行すべき動作を指定するＤ
ＭＡ転送パラメータを特定するチャネル制御ブロック
（ＣＣＢ）を含む少なくとも１つのチャネル制御ブロッ
クレジスタと、前記ＣＣＢに従って動作を実行するＤＭ
Ａ制御装置論理とを具備しているＤＭＡ制御装置を備
え、前記ＣＣＢには待ち状態ビットが含まれ、前記待ち
状態ビットは、その待ち状態ビットがリセットされるま
で処理を中断することを前記ＤＭＡ制御装置論理に指示
するものであり； 前記外部メモリは、前記ＤＭＡ制御装置の外部にあって
前記バスを介して前記ＤＭＡ制御装置に結合され、前記
ＤＭＡ制御装置は外部メモリから第１のＣＣＢに続いて
処理すべき少なくとも１つの次のＣＣＢを受けるように
なされ； 前記ＤＭＡ制御装置には、前記前記ＤＭＡ制御装置論理
に結合されてそれへと実行すべきＤＭＡ動作に関する状
態を与えるチップ制御状態ブロックが含まれ、このチッ
プ制御状態ブロックには、前記外部メモリにおける、次
に処理すべきＣＣＢのアドレスを特定する外部メモリア
ドレスポインタが含まれ、この外部メモリアドレスポイ
ンタは、前記外部メモリのＣＣＢへのアクセスの終了の
たびに増分されて、処理すべきＣＣＢのチェーン中の次
のＣＣＢを指示するものであり； 前記ＤＭＡ制御装置は、前記待ち状態ビットがセットさ
れていない場合には、外部メモリアドレスポインタによ
り指定されるアドレスを前記外部メモリから読取り、読
取ったＣＣＢをＣＣＢレジスタに記憶し、そのＣＣＢレ
ジスタに記憶されているＣＣＢに従って動作を実行し、 さらに、ＣＣＢのチェーンに追加すべき及び／又はＣＣ
Ｂのチェーンから除去すべきＣＣＢの記憶場所の前の位
置にあるＣＣＢ中の待ち状態ビットをセットし且つリセ
ットする外部プロセッサであって、待ち状態ビットをセ
ットし、少なくとも１つのＣＣＢを追加及び／又は除去
し、待ち状態ビットをリセットすることにより、ＣＣＢ
のチェーンの動的な変更をできるようにされた外部プロ
セッサを備え、その変更をされたＣＣＢのチェーンにつ
いて処理が継続され； 前記ＤＭＡ制御装置が、ＣＣＢのチェーンの変更によっ
て動作のチェーンを、メモリ量の増加を要することな
く、競合条件に起因する誤りを招かずに、動的に変更で
きる、ことを特徴とする装置。 - 【請求項２】 ＣＰＵと、主メモリと、外部メモリと、
それらの外部メモリに関して直接メモリアクセス（ＤＭ
Ａ）動作を実行するＤＭＡ制御装置とを具備するコンピ
ュータシステムにあって、直接メモリアクセス動作を前
記外部メモリに動的に連鎖させ、その動作のチェーンの
動的な変更をする方法において： 前記ＤＭＡ制御装置の外部にある外部メモリの中のチャ
ネル制御ブロック（ＣＣＢ）に関して、第１のＣＣＢに
続いて処理すべきＣＣＢのアドレスを、外部メモリアド
レスポインタで特定する過程を備え、前記ＤＭＡ制御装
置には少なくとも１つのＣＣＢレジスタが設けられ、そ
のＣＣＢレジスタには、前記ＤＭＡ制御装置が実行すべ
き動作を指定するＤＭＡ転送パラメータを特定するＣＣ
Ｂが含まれており； 前記ＤＭＡ制御装置は、前記ＣＣＢレジスタに記憶され
ているＣＣＢにより指定されるＤＭＡ動作を実行し； ＤＭＡ動作の実行の完了時に、前記待ちビットがセット
されていなければ， 前記外部メモリから後続ＣＣＢを、上記過程で特定した
アドレスで読み出し， その後続ＣＣＢを前記ＣＣＢレジスタに記憶し， 前記ＤＭＡ制御装置は、前記ＣＣＢレジスタに記憶され
た後続ＣＣＢを処理し，前記外部メモリにおける次に処
理すべきＣＣＢのアドレスを、前記外部メモリアドレス
ポインタの増分により特定する過程を備え； ＤＭＡ動作の実行の完了時に、前記待ちビットがセット
されいれば， 前記ＤＭＡ制御装置によるＣＣＢの処理を中断し， 待ち状態ビットがリセットされる時点を確定し， ＣＣＢのチェーンを変更し， ＣＣＢのチェーンが変更された後に待ちビットをリセッ
トし， 待ちビットがリセットされたときに処理を再開する過程
を備えている、ことを特徴とする方法。 - 【請求項３】 ＣＰＵと、主メモリと、バスに結合され
た外部メモリとを具備するコンピュータシステムにあっ
て、実行すべき直接メモリアクセス動作を前記外部メモ
リに動的に連鎖させ装置において： 前記バスに結合されていて直接メモリアクセス（ＤＭ
Ａ）動作を実行するＤＭＡ制御装置であって、アクセス
可能で、ＤＭＡ制御装置が実行すべき動作を指定するＤ
ＭＡ転送パラメータを特定するチャネル制御ブロック
（ＣＣＢ）を含む少なくとも１つのチャネル制御ブロッ
クレジスタと、前記ＣＣＢに従って動作を実行するＤＭ
Ａ制御装置論理とを具備しているＤＭＡ制御装置を備
え、前記ＣＣＢにはチェーン状態ビットおよび待ち状態
ビットが含まれ、前記チェーン状態ビットは、後続する
動作を別のＣＣＢにより指定される通りに実行すべきで
あることを前記ＤＭＡ制御装置論理に指示し、前記ＣＣ
Ｂレジスタは、当初、第１のＣＣＢを記憶しており、前
記待ち状態ビットは、その待ち状態ビットがリセットさ
れるまで処理を中断することを前記ＤＭＡ制御装置論理
に指示するものであり； 前記外部メモリは、前記ＤＭＡ制御装置の外部にあって
前記バスを介して前記ＤＭＡ制御装置に結合され、前記
ＤＭＡ制御装置は外部メモリから第１のＣＣＢに続いて
処理すべき少なくとも１つの次のＣＣＢを受けるように
なされ； 前記ＤＭＡ制御装置には、前記前記ＤＭＡ制御装置論理
に結合されてそれへと実行すべきＤＭＡ動作に関する状
態を与えるチップ制御状態ブロックが含まれ、このチッ
プ制御状態ブロックには外部メモリアドレスポインタが
含まれ、その外部メモリアドレスポインタは、前記チェ
ーン状態ビットのセット時には、前記外部メモリにおけ
る、次に処理すべきＣＣＢのアドレスを特定するもので
あり、前記外部メモリアドレスポインタは、前記外部メ
モリのＣＣＢへのアクセスの終了のたびに増分されて、
処理すべきＣＣＢのチェーン中の次のＣＣＢを指示する
ものであり； 前記ＤＭＡ制御装置は、外部メモリアドレスポインタに
より指定されるアドレスを前記外部メモリから読取り、
読取ったＣＣＢをＣＣＢレジスタに記憶し、そのＣＣＢ
レジスタに記憶されているＣＣＢに従って動作を実行
し、 さらに、ＣＣＢのチェーンに追加すべき及び／又はＣＣ
Ｂのチェーンから除去すべきＣＣＢの記憶場所の前の位
置にあるＣＣＢ中の待ち状態ビットをセットし且つリセ
ットする外部プロセッサであって、待ち状態ビットをセ
ットし、ＣＣＢを追加及び／又は除去し、待ち状態ビッ
トをリセットすることにより、ＣＣＢのチェーンの動的
な変更をできるようにされた外部プロセッサを備え、そ
の変更をされたＣＣＢのチェーンについて処理が継続さ
れ； 前記ＤＭＡ制御装置が、ＣＣＢのチェーンの変更によっ
て動作のチェーンを、メモリ量の増加を要することな
く、競合条件に起因する誤りを招かずに、動的に変更で
きる、ことを特徴とする装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US814,864 | 1991-12-30 | ||
| US07/814,864 US5251312A (en) | 1991-12-30 | 1991-12-30 | Method and apparatus for the prevention of race conditions during dynamic chaining operations |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05257866A JPH05257866A (ja) | 1993-10-08 |
| JP3433385B2 true JP3433385B2 (ja) | 2003-08-04 |
Family
ID=25216200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35643092A Expired - Lifetime JP3433385B2 (ja) | 1991-12-30 | 1992-12-22 | 入出力装置に対して実行すべき直接メモリアクセス動作を動的に連鎖する装置及び方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5251312A (ja) |
| JP (1) | JP3433385B2 (ja) |
| KR (1) | KR100225744B1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5367639A (en) * | 1991-12-30 | 1994-11-22 | Sun Microsystems, Inc. | Method and apparatus for dynamic chaining of DMA operations without incurring race conditions |
| EP0549924A1 (en) * | 1992-01-03 | 1993-07-07 | International Business Machines Corporation | Asynchronous co-processor data mover method and means |
| JP3187539B2 (ja) * | 1992-07-28 | 2001-07-11 | 株式会社東芝 | データ転送装置 |
| US5659690A (en) * | 1992-10-15 | 1997-08-19 | Adaptec, Inc. | Programmably configurable host adapter integrated circuit including a RISC processor |
| EP0731945B1 (en) * | 1993-12-01 | 2000-05-17 | Marathon Technologies Corporation | Fault resilient/fault tolerant computing |
| US5717952A (en) * | 1994-11-16 | 1998-02-10 | Apple Computer, Inc. | DMA controller with mechanism for conditional action under control of status register, prespecified parameters, and condition field of channel command |
| US5928349A (en) * | 1995-02-24 | 1999-07-27 | International Business Machines Corporation | Mixed-endian computing environment for a conventional bi-endian computer system |
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| US5790397A (en) * | 1996-09-17 | 1998-08-04 | Marathon Technologies Corporation | Fault resilient/fault tolerant computing |
| US5896523A (en) * | 1997-06-04 | 1999-04-20 | Marathon Technologies Corporation | Loosely-coupled, synchronized execution |
| US6199121B1 (en) | 1998-08-07 | 2001-03-06 | Oak Technology, Inc. | High speed dynamic chaining of DMA operations without suspending a DMA controller or incurring race conditions |
| US6324599B1 (en) | 1999-01-11 | 2001-11-27 | Oak Technology | Computer system and method for tracking DMA transferred data within a read-ahead local buffer without interrupting the host processor |
| US6324598B1 (en) | 1999-01-11 | 2001-11-27 | Oak Technology | Software enlarged tag register and method thereof for noting the completion of a DMA transfer within a chain of DMA transfers |
| US7689732B2 (en) * | 2006-02-24 | 2010-03-30 | Via Technologies, Inc. | Method for improving flexibility of arbitration of direct memory access (DMA) engines requesting access to shared DMA channels |
| WO2010017263A1 (en) * | 2008-08-06 | 2010-02-11 | Sandbridge Technologies, Inc. | Haltable and restartable dma engine |
| KR102630079B1 (ko) | 2021-10-29 | 2024-01-29 | 주식회사 알앤에프케미칼 | 생분해성 폴리프로필렌 컴파운드의 제조방법 및 이에 따라 제조한 생분해성 폴리프로필렌 컴파운드 |
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| US5072374A (en) * | 1989-11-07 | 1991-12-10 | Ge Fanuc Automation North America, Inc. | Method for communicating among a plurality of programmable logic controllers each having a dma controller |
-
1991
- 1991-12-30 US US07/814,864 patent/US5251312A/en not_active Expired - Lifetime
-
1992
- 1992-11-28 KR KR1019920022716A patent/KR100225744B1/ko not_active IP Right Cessation
- 1992-12-22 JP JP35643092A patent/JP3433385B2/ja not_active Expired - Lifetime
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|---|---|
| KR100225744B1 (ko) | 1999-10-15 |
| US5251312A (en) | 1993-10-05 |
| KR930014073A (ko) | 1993-07-22 |
| JPH05257866A (ja) | 1993-10-08 |
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