JPH03282950A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機の記憶装置に関する。

（従来の技術〕 電子計算機の利用技術の発達により、電子計算機内に記
憶される情報の中には、重要度の高い、機密保護を必要
とする情報が多数台まれるようになって来た。一方、電
子計算機を効率よく使用する目的から、多数のユーザが
ひとつの電子計算機を同時に使用するのが一般的であり
、不特定多数のユーザから個々のユーザ情報への不正ア
クセスを防止する機密保護機能は重要な技術である。

そこで、機密保護の目的から様々な機能が提供され、そ
れぞれの局面で使用されているが、ユーザが使用し終え
た記憶領域を消去する機能もそのひとつである。従来、
この機能は、ユーザの使用が終了したことを認識したオ
ペレーティングシステムが、多数のＣＰｕ命令を実行し
てユーザ使用領域の内容を消去することで実現していた
。

〔発明が解決しようとする課題〕

しかし、多数のＣＰＵ命令を実行する方式ではオーバー
ヘッドが増大するという問題があり、特に、記憶容量は
益々増大の傾向にあるので、上記オーバーヘッドの問題
は深刻である。

本発明の目的は、ＣＰ　Ｕのオーバーヘッドを増大させ
ることなく、機密保護機能を実現した記憶装置を提供す
ることである。

〔課題を解決するための手段〕

本発明の第１の記憶＠置は、 リフレッシュ処理が必要な記憶素子を使用した記憶装置
において、 記憶部の各記憶領域に対応して設けられ、該記憶領域が
記憶消去動作状態中か否かを表示するフリップフロップ
と、 記憶部の各記憶領域に対応して設けられ、該記憶領域に
対応するフリップフロップの出力とリフレッシュタイミ
ング発生部を出力を入力し、該記憶領域に対応するフリ
ップフロップの出力が記憶消去動作状態でないことを表
示しているときはリフレッシュタイミング発生部の出力
であるリフレッシュタイミング信号を該記憶領域に対応
するりフレッシュ制御部に出力し、該記憶領域に対応す
るフリップフロップの出力が記憶消去動作状態中を表示
しているときは前記リフレッシュタイミング信号の出力
を停止するゲート回路と、前記複数の７リツプ７０ツブ
の出力の論理和をとるオアゲートと、 オアゲートの出力が、少なくとも１つのフリップフロッ
プの出力が記憶消去動作状態になったとき動作を開始し
、記憶素子が要求するリフレッシュ時間間隔を経過した
後、前記複数のフリップフロップの出力が記憶消去動作
状態でないことを表示するようにタイマカウンタとを有
し、記憶制御部は、前記複数のフリップフロップの出力
を入力し、出力が記憶消去動作状態中を示すフリップフ
ロップがあれば、該フリップフロップに対応する、記憶
部の記憶領域に対する書込み、読出しを行なわないこと
を特徴とする。

本発明の第２の記憶装置は、ＣＰＵから記憶消去命令が
発行されると、記憶部の全記憶領域に対してオールＯを
書込むように記憶制御部に順次指示を行ない、スキャン
動作を開始し、スキャン動作が完了すると記憶消去処理
が完了したことをＣＰＵに通知するメモリスキャン制御
部を有する。

本発明の第３の記憶装置は、開始アドレスレジスタとワ
ードカウントレジスタを含み、ＣＰＵがら、消去開始ア
ドレスとワード数を含む記憶消去命令が発行されると、
消去開始アドレス、ワード数を開始アドレスレジスタ、
ワードカウントレジスタにそれぞれ格納し、開始アドレ
スレジスタに格納されているアドレスにオールＯを書込
むように記憶制御部に指示し、次に開始アドレスレジス
タをカウントアツプしワードカウントレジスタをカウン
トダウンするメモリスキャン動作を開始し、該メモリス
キャン動作をワードカウントレジスタがカウントダウン
されＯになるまで実行し、メモリスキャン動作が完了す
ると、記憶消去処理が終了したことをＣＰＵに通知する
メモリスキャン制御部を有する。

〔作用〕

第１の記憶装置は、ＣＰＵからの命令により、配憶装置
の指定された記憶領域のリフレッシュ動作を停止する機
能を有している。第２の記憶装置は、ＣＰＵからの専用
のソフトウェア命令により、メモリスキャン機能を動作
させる機能を有している。第３の記憶装置は、ＣＰＬＩ
からの専用のソフトウェア命令により、記憶装置のメモ
リスキャン範囲を指定する手段とメモリスキャン機能を
起動する手段を有している。

したがって、ＣＰＵ上のオーバーヘッドを増大させるこ
となく、記憶装置の機密保護機能を実現できる。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示す拡張記憶装置のブ
ロック図である。

拡張記憶装置１はＣＰＬＩ５と接続され、ＣＰＵ５はＭ
ＭＵ６と接続されている。

拡張記憶装［１は、４つの記憶領域からなり、実際にデ
ータを記憶している記憶部１１と、記憶部１１の動作を
制御する記憶制御部１２と、記憶領域毎に記憶部１１の
リフレッシュ制御を行なうリフレッシュ制御部１３と、
リフレッシュタイミング信号を発生するリフレッシュタ
イミング発生部１５と、記憶領域毎に設けられたＲＳフ
リップフロップ１６１，１６２．１６３．１６４と、リ
フレッシュタイミング信号と各フリップフロップ１ｅｚ
　、１６２，１６３．１６４のＱ出力の論理積をとり、
出力をリフレッシュ制御部１３の各記憶領域のリフレッ
シュ制御部へ出力するアンドゲート１４１．１４２，１
４３，１４４と、フリップフロップ１６１〜１６４のＱ
出力の論理和をとるオアゲート１７と、オアゲート１７
の出力“１″により動作を開始し、出力がフリップフロ
ップ１６１〜１６４のリセット入力に接続されたタイマ
カウンタ１８で構成されている。

フリップフロップ１６１〜１６４のＱ出力は拡張記憶装
置１が通常動作状態のとき論理“０”で、記憶消去動作
状態ではないことを示しており、ＣＰＬＩ５から記憶消
去命令を受けると、ＣＰＵ５により指定された記憶領域
に対応するフリップフロップのＱ出力は論理“１”とな
り、記憶消去動作状態中を示す。

次に、本実施例に示す拡張記憶装Ｗｊ１１の使用法を説
明する。

ＣＰＵ５で実行されるオペレーティングシステムは、ユ
ーザプログラムの要求により拡張記憶装置１の使用可否
をチエツクし、使用可能ならばひとつ、あるいは複数の
記憶領域をユーザプログラムに割当てる。ユーザプログ
ラムは拡張配憶装置１の割当てられた記憶領域を使用し
て処理を行ない、使用終了後、その旨をオペレーティン
グシステムに通知する。使用終了を通知された場合、ま
たは、ユーザプログラムの実行終了を認識した場合、オ
ペレーティングシステムはＣＰＵ命令のひとつである記
憶消去命令を実行する。この時どの記憶領域を消去する
かも同時に指定する。ＣＰＵ５は拡張記憶装Ｗ１１に対
して記憶消去命令を発行した後、直ちに後続のＣＰＵ命
令を実行するので、オペレーティングシステムは記憶消
去命令の完了を持たずに他の処理を続行できる。

続いて、拡張記憶表＠１の動作を説明する。

通常動作状態の拡張記憶装置１においては、フリップフ
ロップ１６１〜１６４の出力信号（Ｑ出力）は全て論理
“０”の状態であり、記憶消去動作状態ではないことを
示している。この時、オアゲート１７を経由してフリッ
プフロップ１６１〜１６４のＱ出力で制御されるタイマ
カウンタ１８は動作しない。また、フリップフロツブ１
６１〜１６４０反転出力信号を受けたアンドゲート１４
１〜１４４はリフレッシュタイミング発生部１５の出力
をリフレッシュ制御部１３に伝え、従ってリフレッシュ
制御部１３は全ての記憶領域に対して通常のリフレッシ
ュ動作を実行する。さらに、フリップフロップ１６１〜
１６４の反転出力信号は記憶制御部１２にも伝えられ、
通常の読出し、書込み動作が可能であることを示す。

ここで、拡張記憶表ｗ１がＣＰＵ５から記憶消去命令を
受けると、フリップフロップ１６１〜１６４の内、ＣＰ
Ｕ５により指定された記憶領域に対応するフリップフロ
ップの出力信号は論理“１”の状態になり記憶消去動作
状態中を表示する。フリップフロップ１６１〜１６４の
反転出力信号を受けたアンドゲート１４１〜１４４の内
、論理“１″の状態になったフリップフロップに対応す
るアンドゲートは、リフレッシュタイミング発生部１５
の出力をリフレッシュ制御部１３には伝えなくなり、従
って、リフレッシュ制御部１３は指定された記憶領域に
対するリフレッシュ動作を停止する。と同時に、フリッ
プフロップ１６１〜１６４の反転出力信号は記憶制御部
１２にも伝えられ、指定された記憶領域の読出し、書込
み動作が不可能であることを示す。また、フリップフロ
ップ１６１〜１６４の出力信号を受けたオアゲート１７
は論理“１”となり、タイマカウンタ１８は動作を開始
する。タイマカウンタ１８は記憶部１１で使用されてい
る記憶素子が要求するリフレッシュ時間間隔を１−分経
過した後、フリップフロップ１６１〜１６４へのリセッ
ト信号を発生する。タイマカウンタ１８のリセット信号
を受けたフリップフロップ１６１〜１６４の出力信号は
全て論理“０”の状態に戻り、従って、拡張記憶表Ｗ１
１は通常動作状態に復帰する。

上記説明で明らかなように、記憶消去動作状態中はリフ
レッシュ動作が停止するので、一定時間経過後には、Ｃ
ＰＬＩ５から指定された記憶部１１の記憶領域の記憶内
容は破壊され、後続のユーザプログラムにより以前の記
憶内容が読取られることを防止できる。

第２図は本発明の第２の実施例を示す拡張記憶装置のブ
ロック図である。

拡張記憶装置１２は、実際にデータを記憶している記憶
部２１と、記憶部２１の動作を制御する記憶制御部２２
と、ＣＰＵ５からの指示によりメモリスキャン動作を実
現するメモリスギャン制御部２３とから構成され、ＣＰ
ＬＩ５とは信号線５１と５２を介して接続されている。

ＣＰＵ５にはＭＭＵ６が接続されている。

次に、本実施例に示す拡張記憶表ＷＩ２の使用法を説明
する。

ＣＰＬＩ５上で実行されるオペレーティングシステムは
、ユーザプログラムの要求により拡張記憶装置２の使用
可否をチエツクし、使用可能ならばユーザプログラムに
制御を移す。ニーザブ［１グラムは拡張記憶装置２を使
用して処理を行ない、使用後、その旨をオペレーティン
グシステムに通知する。使用終了を通知された場合、ま
たは、ユーザプログラムの実行終了を認識した場合、オ
ペレーティングシステムはｃＰＵ命令のひとつである記
憶消去命令を実行する。ＣＰＵ５は信号線５２を介して
拡張記憶表＠２に対して記憶消去命令を発行した後、直
ちに後続のｃＰｕ命令を実行するので、オペレーティン
グシステムは記憶消去命令の完了を持たずに他の処理を
続行できる。

続いて、拡張記憶装置２の動作を説明する。

通常動作状態の拡張記憶装置２においては、ＣＰＵ５か
らの命令は信号線５１を介して記憶制御部２２に伝えら
れる。記憶制御部２２はこの命令に従い記憶部２１に与
えられたデータを書込んだり、あるいは記憶部２１がら
データを読取りｃＰＵ５にデータを送る。この時、メモ
リスキャン制御部２３は何も動作を行なわない。

ＣＰｔＪ５から記憶消去命令が発行されると、この命令
は信号線５２を介して、メモリスキャン制御部２３に伝
えられる。メモリスキャン制御部２３は記憶部２１の全
記憶領域に対して昇順にオールＯを書込むよう記憶制御
部２２に順次指示を行ない、いわゆるスキャン動作を開
始する。同時に、信号Ｉ！５２を介して記憶消去処理中
であることをＣＰｔＪ５に通知する。スキャン動作が完
了するとメモリスキャン制御部２３は、記憶消去処理が
完了したことを信号線５２を介してＣＰｔＪ５に通知し
、ＣＰＵ５は拡張記憶装置！２の使用が可能になったこ
とを認識する。

第３図は本発明の第３の実施例を示す拡張記憶装置のブ
ロック図である。

拡張記憶装置ｆ３は、実際にデータを記憶している記憶
部３１と、記憶部３１の動作を制御する記憶制御部３２
と、ＣＰＬＩ５からの指示によりメモリスキャン動作を
実現するメモリスキャン制御部３３とから構成される。

メモリスキャン制御部３３にはＣＰＵ５から指示された
メモリスキャンを開始するアドレスを記憶する開始アド
レスレジスタ３４と、同じ＜ＣＰＵ５から指示されたメ
モリスキャンを行うワード数を記憶するワードカウント
レジスタ３５が含まれる。また、拡張記憶装置３とＣＰ
ｔＪ５は信号線５１と５２を介して接続されている。Ｃ
ＰｔＪ５にはＭＭＬＪ６が接続されている。

次に、本実施例に示す拡張記憶装置ｆ１の使用法を説明
する。

ＣＰＬ１５上で実行されるオペレーティングシステムは
、ユーザプログラムの要求により拡張記憶装置１３の記
憶領域を割当て、ユーザプログラムに制御を移す。ユー
ザプログラムは割当てられた拡張記憶装置ｔ３の記憶領
域を使用して処理を行ない、使用終了後、その旨をオペ
レーティングシステムに通知する。使用終了を通知され
た場合、または、ユーザプログラムの実行終了を認識し
た場合、オペレーティングシステムはＣＰＵ命令のひと
つである記憶消去命令を実行する。この時配憶消去命令
のパラメータとして消去開始アドレスとワード数を指定
する。ＣＰＵ５は信号線５２を介して拡張記憶装置３に
対して記憶消去命令を発行した後、直ちに後続のＣＰＵ
命令を実行するので、オペレーティングシステムは記憶
消去命令の完了を持たずに他の処理を続行できる。

続いて、拡張記憶装置３の動作を説明する。

通常動作状態の拡張記憶装置ｉ３においては、ＣＰＵ５
からの命令は信号線５１を介して記憶制御部３２に伝え
らる。記憶制御部３２はこの命令に従い記憶部３１に与
えられたデータを書込んだり、あるいは記憶部３１から
データを読取りＣＰＵ５にデータを送る。この時、メモ
リスキャン制御部３３は何も動作を行なわない。

ＣＰＵ５から記憶消去命令が発行されると、この命令は
信号線５２を介して消去開始アドレスとワード数と共に
、メモリスキャン制御部３３に伝えられる。メモリスキ
ャン制御部３３では消去開始アドレスを開始アドレスレ
ジスタ３４に、ワード数をワードカウントレジスタ３５
に格納する。

続いて、メモリスキャン制御部３３は開始アドレスレジ
スタ３４に格納されているアドレスにオールＯを書込む
ように記憶制御部３２に指示を行ない、次に開始アドレ
スレジスタ３４をカウントアツプしワードカウントレジ
スタ３５をカウントダウンする、いわゆるメモリスキャ
ン動作を開始する。これと同時に、信号線５２を介して
記憶消去処理中であることをＣＰＵ５に通知する。メモ
リスキャン制御部３３はワードカウントレジスタ３５が
カウントされＯになるまでメモリスキャン動作を実行す
る。メモリスキャン動作が完了すると、メモリスキャン
制御部３３は記憶消去処理が完了したことを信号線５２
を介してＣＰＵ５に通知し、ＣＰＵ５は拡張記憶装置１
３の使用が可能になったことを認識する。

第４図は本発明の第４の実施例を示す拡張記憶装置のブ
ロック図、第５図は記憶制御部３６の処理の流れ図であ
る。

本実施例は第３の実施例とは、記憶制御部３６の処理の
みが異なっている。

通常動作状態の拡張記憶装置４においては、ＣＰＵ５か
らのアクセス要求は信号線５１を介して記憶制御部３６
に伝えらる。この時、メモリスキャン制御部３３は何も
動作を行なわない。記憶制御部３６は第５図に示す流れ
図に従い記憶部３１を制御し、記憶部３１に与えられた
データを書込んだり、あるいは記憶部３１からデータを
読出しＣＰＵ５にデータを送る。この記憶制御部３６の
動作を第２図の流れ図により説明する。記憶制御部３６
はまず記憶部３１がビジーか否かをチエツクする（ステ
ップ６１）。記憶部３１がビジーの場合は再度同一のチ
エツクを繰返し、記憶部３１のビジー状態が解除される
のを持つ。記憶部３１がビジーでなければ次にＣＰＵ５
からのアクセス要求があるか否かをチエツクする（ステ
ップ６２）。ここで、ＣＰＵ５からのアクセス要求があ
る場合、記憶制御部３６はＣＰＬＩ５からの要求に従い
記憶部３１を起動し、要求の処理を開始した後この要求
の完了、すなわち記憶部３１のビジー状態が解除される
のを持つ（ステップ６３）。

ＣＰＵ５からのアクセス要求がない場合、今度はメモリ
スキャン制御部３３からのアクセス要求があるか否かの
チエツクを行う（ステップ６４）。

ここでメモリスキャン制御部３３からのアクセス要求も
なければ、再びＣＰＵ５からのアクセス要求があるか否
かのチエツクを行い（ステップ６２）。ＣＰＵ５からの
アクセス要求かメモリスキャン制御部３３からのアクセ
ス要求どちらかが発生するまで処理を繰返す。メモリス
キャン制御部３３からのアクセス要求がある場合、記憶
制御部３６はメモリスキャン制御部３３からのアクセス
要求に従い記憶部３１を起動した後、この要求の完了持
つ。

ＣＰＵ５から記憶消去要求が発行されると、この要求は
信号線５２を介して消去開始アドレスとワード数と共に
、メモリスキャン制御部３３に伝えられる。メモリスキ
ャン制御部３３では消去開始アドレスを開始アドレスレ
ジスタ３４に、ワード数をワードカウントレジスタ３５
に格納する。

続いてメモリスキャン制御部３３は開始アドレスレジス
タ３４に格納されているアドレスにオールＯを書込むよ
うに記憶制御部３６に要求を行ない、次に開始アドレス
レジスタ３４をカウントアツプしワードカウントレジス
タ３５をカウントダウンする、いわゆるメモリスキャン
動作を開始する。

これと同時に、信号線５２を介して記憶消去処理中であ
ることをＣＰＬＩ５に通知する。ここで、第５図に示す
記憶制御部３６の流れ図から明らかなように、メモリス
キャン制御部３３からのアクセス要求はＣＰＬＩ５から
のアクセス要求よりも低い優先度で処理されるため、Ｃ
ＰＵ５からのアクセス要求を妨げることなく実行される
。メモリスキャン制御部３３はワードカウントレジスタ
３５がカウントダウンされ０になるまでメモリスキャン
動作を実行する。メモリスキャン動作が完了すると、メ
モリスキャン制御部３３は記憶消去処理が完了したこと
を信号線５２を介してＣＰＵ５に通知する。

〔発明の効果〕

喀 以上説明したように本発明は、ＣＰＬＩからの命令によ
り、記憶装置の指定された記憶領域のリフレッシュ動作
を停止する機能、ＣＰＵからの専用のソフトウェア命令
により、メモリギャン機能を動作させる機能、ＣＰＬＩ
からの専用のソフトウェア命令により、記憶装置のメモ
リスキャン範囲を指定する手段とメモリスキャン機能を
起動する手段のいずれかを有することにより、ＣＰＵの
オーバーヘッドを増大させることなく機密保護機能を実
現できる効果がある。

【図面の簡単な説明】

第１図、第２図、第３図、第４図それぞれは本発明の第
１、第２、第３、第４の実施例を示す拡張記憶装置のブ
ロック図、第５図は第４図中の記憶制御部３６の処理の
流れ図である。 １．２．３．４・・・拡張記憶装置、 ５・・・ｃｐｕ。 ６・・・ＭＭＵ。 １１．２１．３１・・・記憶部、 １２．２２，３２．３６・・・記憶制御部、１３・・・
リフレッシュ制御部、 １４１〜１４４・・・アンドゲート、 １５・・・リフレッシュタイミング発生部、１６１〜１
６４・・・フリップフロップ、１７・・・オアゲート、 １８・・・タイマカウンタ、 ２３．３３・・・メモリスキャン制御部、３４・・・開
始アドレスレジスタ、 ３５・・・ワードカウントレジスタ。

Claims (1)

1. 【特許請求の範囲】 １、リフレッシュ処理が必要な記憶素子を使用した記憶
   装置において、 記憶部の各記憶領域に対応して設けられ、該記憶領域が
   記憶消去動作状態中か否かを表示するフリップフロップ
   と、 記憶部の各記憶領域に対応して設けられ、該記憶領域に
   対応するフリップフロップの出力とリフレッシュタイミ
   ング発生部を出力を入力し、該記憶領域に対応するフリ
   ップフロップの出力が記憶消去動作状態中でないことを
   表示しているときはリフレッシュタイミング発生部の出
   力であるリフレッシュタイミング信号を該記憶領域に対
   応するリフレッシュ制御部に出力し、該記憶領域に対応
   するフリップフロップの出力が記憶消去動作状態中を表
   示しているときは前記リフレッシュタイミング信号の出
   力を停止するゲート回路と、 前記複数のフリップフロップの出力の論理和をとるオア
   ゲートと、 オアゲートの出力が、少なくとも１つのフリップフロッ
   プの出力が記憶消去動作状態になったとき動作を開始し
   、記憶素子が要求するリフレッシュ時間間隔を経過した
   後、前記複数のフリップフロップの出力が記憶消去動作
   状態でないことを表示するようにタイマカウンタとを有
   し、 記憶制御部は、前記複数のフリップフロップの出力を入
   力し、出力が記憶消去動作状態中を示すフリップフロッ
   プがあれば、該フリップフロップに対応する、記憶部の
   記憶領域に対する書込み、読出しを行なわないことを特
   徴とする記憶装置。 ２、記憶装置において、ＣＰＵから記憶消去命令が発行
   されると、記憶部の全記憶領域に対してオール０を書込
   むように記憶制御部に順次指示を行ない、スキャン動作
   を開始し、スキャン動作が完了すると記憶消去処理が完
   了したことをＣＰＵに通知するメモリスキャン制御部を
   有することを特徴とする記憶装置。 ３、記憶装置において、開始アドレスレジスタとワード
   カウントレジスタを含み、ＣＰＵから、消去開始アドレ
   スとワード数を含む記憶消去命令が発行されると、消去
   開始アドレス、ワード数を開始アドレスレジスタ、ワー
   ドカウントレジスタにそれぞれ格納し、開始アドレスレ
   ジスタに格納されているアドレスにオール０を書込むよ
   うに記憶制御部に指示し、次に開始アドレスレジスタを
   カウントアップしワードカウントレジスタをカウントダ
   ウンするメモリスキャン動作を開始し、該メモリスキャ
   ン動作をワードカウントレジスタがカウントダウンされ
   ０になるまで実行し、メモリスキャン動作が完了すると
   、記憶消去処理が終了したことをＣＰＵに通知するメモ
   リスキャン制御部を有することを特徴とする記憶装置。 ４、記憶制御部はＣＰＵからの記憶部に対するアクセス
   要求をメモリスキャン制御部からの記憶部に対するアク
   セス要求よりも優先的に処理する、請求項３記載の装置
   。