JP2002024080A - Ｒａｍリセット方法およびｒａｍインターフェース回路 - Google Patents

Abstract

(57)【要約】 【課題】 マイクロプロセッシングユニットに内蔵
されるＲＡＭのリセット要するマシンサイクルを削減
し、リセットを高速化すること。 【解決手段】 従来のように、ＲＡＭの全面に”０”を
ライトしてリセットする動作は行わない。その代わり、
ＲＡＭインターフェース回路２４がアクセス制御を実行
し、ＲＡＭの全面に”０”がライトされているのと同じ
効果を生み出す。リセット検出回路１３が、リセット信
号がアクティブになったことを検出した後に、未だライ
トアクセスのない番地に対してリードアクセスがある
と、アドレス変換回路１４は、特別の番地にアクセス
し、リセットデータ（”０”）をリードデータとして、
強制的に出力させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、RAMをリセットす
る方法およびRAMインターフェース回路に関する。

【０００２】

【従来の技術】マイクロプロセッシングユニットに内蔵
されるRAMをリセットする場合、そのRAMがリセット機能
をハードウェアコアとして有していれば、リセットは簡
単に行えるが、ハードウエア構成が複雑な分、RAMのア
クセススピードが遅くなってしまう。

【０００３】したがって、高速動作を追求するマイクロ
プロセッシングユニットにおいては、リセット機能を搭
載しないRAMを使用することで高速動作に対応している
のが現状である。

【０００４】高速動作に対応したリセット機能を持たな
いRAMの、従来のリセット機構とリセット方法の一例を
図７および図８を参照して説明する。

【０００５】図７に図示されるように、マイクロプロセ
ッシングユニット11は、RAMインターフェース回路24を
有する。この図において、RAM12は、理解の容易のため
に、マイクロプロセッシングユニット11とは別に描かれ
ているが、実際は、RAM12はマイクロプロセッシングユ
ニット11に内蔵されるものである。

【０００６】RAMインターフェース回路24は、通常動作
時には、外部アドレス(EXT_ADDR：External Address)で
指定されるRAM12の番地に外部データ(EXT_DATA：Extern
al DATA)をライトしたり、あるいは、その指定される番
地から記憶データをリードし、外部データとして出力す
る。

【０００７】一方、RAM12のリセット時には、アドレス
をEXT_ADDRで指定し、EXT_DATAにリセットデータ(通常
は”0”)を入力し、ライト動作を行う。

【０００８】図８は、RAM12のリセット動作の例であ
る。RAM12の全アドレスに対して、0番地から、1番地、2
番地・・・、最終番地というようにリセットデータ（”
0”）をライトして、RAM12の記憶データをオールゼロと
する。

【０００９】

【発明が解決しようとする課題】しかし、図７に示す従
来のRAMリセット回路では、マイクロプロセッシングユ
ニットに内蔵されるRAM12をリセットする際、全アドレ
ス相当数のマシンサイクル数が必要となり、多くのリセ
ット時間を要するという問題が生じる。超高速の動作が
要求されるマイクロプロセッシングユニットでは、RAM1
2のリセットのために多くのマシンサイクルを割り当て
る余裕はない。

【００１０】本発明は、このような問題点を解決するた
めになされたものであり、RAMをリセットするためのマ
シンサイクル数を大幅に削減し、リセット時間を短縮す
ることを可能にすることを目的とする。

【００１１】

【課題を解決するための手段】本発明では、RAMをリセ
ットする要求が生じた場合、従来のように、RAMにリセ
ットデータをライトする動作は行わない。その代わり
に、そのリセット以後に、リードアクセスがあると、そ
の番地が、未だライトアドレスが発生していない番地で
あれば、強制的にリセットデータ（例えば、”0”）
を、リードデータとして出力させる。リセットデータ
は、そのRAMの特別な番地に保持しておいてもよく、あ
るいは、予め、インターフェース装置内に固有値として
用意しておいてもよい。

【００１２】このような制御をすると、外部からみれ
ば、あたかも、その番地にリセットデータ（”0”）が
保持されていたように見える。よって、RAMが、実際に
リセットされたのとまったく同じことになる。つまり、
本発明では、RAMに対するアクセスを制御することで、
そのRAMの擬似的なリセットを実現するものである。

【００１３】なお、本発明では、RAMのリセット後に、
ライトアクセスがあった場合には、通常どおりデータを
ライトする。また、RAMのリセット後に、一度でもライ
トアクセスがあった番地について、リードアクセスがあ
れば、通常どおり、その番地からデータを読み出す。こ
れにより、通常と全く変わらない動作となる。

【００１４】本発明により、RAMリセット時に必要とな
るマシンサイクル数を大幅に削減することができ、リセ
ットに要する時間を短縮することができる。すなわち、
マイクロプロセッシングユニットが発行する１リセット
インストラクション命令でもって、RAMを１ワード単位
で全アドレスに対してリセットデータをライトする従来
のリセット動作で必要とされる数多くのリセットインス
トラクション命令と等価の効果を得ることができる。

【００１５】

【発明の実施の形態】本発明のRAMインターフェース回
路の一実施の形態では、リセットフラグ作成回路と、RA
Mアクセス制御回路とを設け、リセットフラグにより、
リセット後のライトアクセスの有無を判別し、それに応
じてRAMに対するアクセスを制御することで、RAMをリセ
ットしたのと同等の効果を得る。

【００１６】以下、本発明の実施の形態について、図面
を参照して説明する。

【００１７】図１は本発明の実施の形態にかかるRAMイ
ンターフェース回路の構成を示すブロック図である。

【００１８】図示されるように、マイクロプロセッシン
グユニット11は、リセット機能を持たないRAM12と、こ
のRAM12を制御するRAMインターフェース回路24と、を有
する。RAMインターフェース回路24は、リセット検出回
路13と、RAMアクセス制御回路10と、を具備する。RAMア
クセス制御回路10は、アドレス変換回路14と、データ変
換回路15と、を具備する。

【００１９】図２は、図１のリセット検出回路13の内部
構成例を示すブロック図である。図示されるように、リ
セット検出回路13は、リセットフラグ解除回路17と、リ
セットフラグ作成回路16と、を具備する。リセットフラ
グ作成回路16は、RAM12の全アドレスの１つ１つに対応
して、それぞれリセットフラグを設定することができ
る。

【００２０】このような構成をもつ本発明の回路の動作
について説明する。RESET(リセット信号)がアクティブ
になっていない時(通常時)には、アドレス変換回路14
は、EXT_ADDRで指定したアドレスに対してリード/ライ
ト動作を行う。

【００２１】次に、リセット動作について説明する。

【００２２】リセット信号（RESET）のレベルが変化し
てアクティブになると、リセット検出回路13（具体的に
は、図３のリセットフラグ作成回路16）がこれを検出す
る。そして、そのリセットフラグ作成回路16が、RAM12
の通常使用されるメモリ領域の全部のアドレスについ
て、リセットフラグを設定する。つまり、通常の使用領
域の全アドレスについてリセットフラグをアクティブと
する。

【００２３】このフラグ設定情報は、アドレス変換回路
14およびデータ変換回路に送られる。リセットデータ
（例えば、”0”）は、外部データ(EXT_DATA)として、
外部から与えられる。書き込むべき番地を指定するアド
レスは、外部アドレス(EXT_ADDR)として与えられる。

【００２４】リセットフラグ作成回路16からフラグ設定
情報を受け取ったアドレス変換回路14は、外部アドレス
(EXT_ADDR)を無視して、予め定められている、RAM12の
特別の番地（通常使用されない番地）を指定し、この特
別の番地に、リセットデータ（例えば、”0”）が書き
込まれる。つまり、その特定の番地が、リセットデータ
を保持している番地となる。

【００２５】本実施の形態におけるRAM12のリセットに
伴うリセットデータのライトは、この特別の番地への１
回の書き込みだけである。よって、この動作は１マシン
サイクルで完了する。

【００２６】それ以後、RAM12に対するリードアクセス
があると、アドレス変換回路14は、そのリードアクセス
しようとする番地のリセットフラグの状況を確認し、フ
ラグがアクティブなら、強制的に、前述の特定な番地を
指定する。これにより、その特定の番地からリセットデ
ータが読み出され、データ変換回路15を介して出力され
ることになる。データ変換回路15は、フラグがアクティ
ブになっている番地については、保持データを外部に出
力しない。その代わりに、前述の特定の番地から読み出
されるリセットデータを外部に出力する。

【００２７】このようにすれば、外部から見れば、あた
かも指定した番地からリセットデータ（例えば”0”）
が読み出されたように見える。つまり、全面に”0”が
ライトされたRAM12の指定された番地から、”0”が読み
出されたのと同じであり、これにより、実質的なRAM12
のリセットが行われたことになる。

【００２８】一方、リセット後に、RAM12にライトアク
セスがあれば、アドレス変換回路14は、通常どおり、そ
のライトアクセスで指定された番地にライトデータを書
きこむ。

【００２９】このライトデータの第１回目の書き込みが
行われると、図２のリセットフラグ解除回路17は、その
第１回目の書き込みが行われる番地についての、リセッ
トフラグを解除する。以後、その番地については、通常
のリード／ライト・アクセスが実行される。以上が主要
動作の概要である。

【００３０】以下、図１〜図５を参照して、より具体的
に説明する。

【００３１】前述したように、図２に示されるリセット
フラグ作成回路16は、RAM12の全アドレスに1つ1つに対
応してそれぞれリセットフラグを持っている。そして、
リセット信号（RESET）がアクティブになると、RAM12の
リセットデータを格納した、特別のアドレス以外の全ア
ドレスのリセットフラグがアクティブになる。

【００３２】リセットデータを格納するアドレスは、実
動作で使用しないアドレスに設定することが望ましい。
アドレス変換回路14は、RAM12にアクセスするアドレス
をリセットフラグで選択する。

【００３３】アドレス変換回路14は、次のように動作す
る。

【００３４】すなわち、リセットフラグがアクティブで
あれば、リセットデータが格納されたアドレスを選択
し、リセットフラグがアクティブでなければEXT_ADDRを
選択する。

【００３５】EXT_DATAとしては、リセットフラグがアク
ティブ時、リセットデータが出力される。

【００３６】リセット解除後の動作は、WE(ライトイネ
ーブル信号)がアクティブになり、ライト動作が発生し
たアドレス以外のアドレスがアクセスされた場合、デー
タ変換回路15により、EXT_DATAとしては、強制的にリセ
ットデータが出力される。

【００３７】また、リセット解除後にライト動作が発生
したアドレスのリセットフラグは、リセットフラグ解除
回路17により解除される。リセットフラグが解除された
アドレスに対してRAM12のアクセスが発生した場合、EXT
_ADDRで指定されたアドレスに対して、通常のリード/ラ
イト動作を行う。

【００３８】図２では、リセットデータはRAM12にライ
トされたデータを使用している。しかし、これに限定さ
れるものではない。他の例を図３に示す、図３の構成で
は、リセットデータを、リセット検出回路13内のレジス
タ18に保持しておく。このようにすれば、RAM12の特定
の番地に、リセットデータをライトする必要がなくな
る。

【００３９】つまり、リセットフラグがアクティブとな
っている番地にリードアクセスがあると、データ変換回
路15が、レジスタ18に保持されているリセットデータ
を、強制的にリードデータとして外部に出力するように
する。

【００４０】図４には、リセット検出回路13に内蔵され
る、リセットフラグ設定回路16の構成例が示される。

【００４１】リセットフラグ作成回路16は、リセットフ
ラグA19，リセットフラグB20，リセットフラグC21，リ
セットフラグN22というように、RAM12の全アドレスに1
つ１つに対応するフラグをもつ。各リセットフラグは、
フリップフロップ等の記憶素子で構成される。

【００４２】リセット信号（RESET）がアクティブにな
ると、リセットフラグ作成回路16内のアドレスリセット
フラグA19、アドレスリセットフラグB20、アドレスリセ
ットフラグC21、・・・・・、アドレスリセットフラグN
22までの全部のアドレスリセットフラグがアクティブに
なる。また、リセット信号（RESET）がノンアクティブ
となると、リセットフラグ解除回路17は、ライトイネー
ブル信号（WE）を監視し、ライトイネーブル（WE）がア
クティブになるたびに、そのときのアクセス番地（ライ
トアクセスの番地）に対応するリセットフラグを解除す
る。

【００４３】リセットフラグが解除されたアドレスにつ
いては、アドレス変換回路14にて、RAM12にアクセスす
るアドレスとしてEXT_ADDRが選択される。

【００４４】以上説明した主要な動作をまとめると、図
６に示すようになる。

【００４５】リセット信号がアクティブになると、RAM
の全領域（通常の使用領域）の番地について、フラグを
アクティブとする（ステップ30）。そして、RAMへのア
クセスが発生すると（ステップ31）、リードアクセスの
場合には、その番地に対応するフラグがアクティブであ
るか否かを検出する（ステップ32）。

【００４６】フラグがアクティブならば、リセットデー
タ（例えば、”0”）を強制的に、リードデータとして
出力させる（ステップ33）。一方、フラグが解除されて
いれば、通常のリードアクセスを実行する（ステップ3
4）。

【００４７】また、RAMのリセット後にライトアクセス
が発生した場合には、そのライトアクセスが、リセット
後における第１回目のライトアクセスであるかを判定す
る（ステップ35）。第１回目のライトアクセスであるの
なら、その番地に対応するフラグを解除し（ステップ3
6）、通常のライトアクセスを実行する（ステップ3
7）。また、ステップ35において、リセット後における
第１回目のライトアクセスでない場合には、その番地に
対して、通常のライトアクセスを実行する（ステップ3
7）。

【００４８】図５は、マイクロプロセッシングユニット
11がインストラクション命令をRAMインターフェース回
路24に発行する動作を説明するための図である。

【００４９】従来、リセット機能が無いRAMに対して、
マイクロプロセッシングユニット11は、全RAM領域をリ
セットするために数多くのインストラクション命令を実
行する必要があった。

【００５０】つまり、従来のインストラクション命令で
は、最初に転送命令でリセットデータを任意のレジスタ
に格納する。次に、メモリに対して0番地から最終番地
までリセットデータのライト動作命令を発行する。この
メモリに対するデータのライト動作命令は、リピート命
令により簡略化は図れるが、命令数としては数十程度以
上になる。

【００５１】これに対し、本発明のリセット方法を使用
すると、マイクロプロセッシングユニット11に内蔵され
るインストラクション発生回路23がリセット命令を１回
発行するだけでよいことになる。つまり、RAMインター
フェース回路24がリセット信号（RESET）を判定し、全R
AM領域に対するアクセス制御を開始する。これにより、
1インストラクション命令で、RAMインターフェース回路
24が、全RAM領域に対してリセット動作を行うことと同
等の効果を得ることができる。

【００５２】図３の構成のように、論理回路部の任意の
レジスタにリセットデータが格納されている場合は、１
インストラクションで実現できる。通常はこのケースが
多い。リセットデータを格納したレジスタを持たなくて
も、図１のように、特別の番地にリセットデータを書き
込みするための転送命令が１回増えて、2インストラク
ションになるだけである。よって、アセンブラ等で記述
されたプログラムにおいて、インストラクション命令数
を、大幅に削減することができる。

【００５３】このように本発明によれば、マイクロプロ
セッシングユニットが発行する１リセットインストラク
ション命令が、RAMを１ワード単位で全アドレスに対し
てリセットデータをライトしてリセットするインストラ
クション命令群と等じ意味をもつことになる。

【００５４】

【発明の効果】以上のように、本発明によれば、RAMを
リセットする際、RAMを制御するインターフェース回路
にて、RAMの全領域についてアクセス制御を実行して、
擬似的なリセットを実現する。これにより、１または２
のマシンサイクルで、実質的に、全アドレスをリセット
ことと等価の効果が得られる。よって、RAMをリセット
する際のマシンサイクル数を大幅に削減でき、また、リ
セット時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかるRAMインターフェ
ース回路の構成を示すブロック図

【図２】実施の形態におけるリセット検出回路の具体的
構成の一例を示すブロック図

【図３】実施の形態におけるリセット検出回路の具体的
構成の他の例を示すブロック図

【図４】実施の形態におけるリセットフラグ作成回路の
具体的構成例を示すブロック図

【図５】インストラクション発生回路と、実施の形態に
かかるRAMインターフェース回路との関係を説明するた
めの図

【図６】実施の形態にかかるRAMインターフェース回路
の主要な動作を説明するためのフロー図

【図７】従来のRAMのリード/ライトを行う回路の構成例
を示すブロック図

【図８】従来のRAMリセット方法を説明するための図

【符号の説明】

１０ RAMアクセス制御回路 １１ マイクロプロセッシングユニット １２ RAM １３ リセット検出回路 １４ アドレス変換回路 １５ データ変換回路 ２４ RAMインターフェース回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】 RAM内の特別な番地に、あるいは、前記R
   AMとは別の他のレジスタにリセットデータを保持すると
   共に、前記RAMの、前記特別な番地を除く番地の各々に
   対応したリセットフラグをすべてアクティブにするステ
   ップと、 前記RAMの、前記アクティブなリセットフラグに対応す
   る番地に対してリードアクセスが発生すると、強制的に
   前記リセットデータをリードデータとして出力させるス
   テップと、 前記アクティブなリセットフラグに対応する番地に対し
   てライトアクセスが発生すると、その番地に対するライ
   トアクセスを実行すると共に、その番地に対応する前記
   リセットフラグを解除するステップと、 前記RAMの、前記リセットフラグが解除されている番地
   に対してリードアクセスあるいはライトアクセスが発生
   すると、その番地からのデータのリードあるいは、その
   番地へのデータのライトを実行するステップと、を有
   し、これにより、前記RAMの擬似的なリセットを実現す
   ることを特徴とするRAMリセット方法。
2. 【請求項２】 RAMへのアクセスおよび前記RAMのリセッ
   トを制御するRAMインターフェース回路であって、 リセットデータを保持するための記憶領域と、 外部から与えられるリセット信号がアクティブになる
   と、前記RAMの、通常のアクセスに使用されるすべての
   番地の各々に対応したリセットフラグをすべてアクティ
   ブにすると共に、前記アクティブなリセットフラグに対
   応する番地に対してライトアクセスが発生すると、その
   番地に対応する前記リセットフラグを解除するリセット
   フラグ作成回路と、 前記RAMの、前記アクティブなリセットフラグに対応す
   る番地に対してリードアクセスが発生すると、前記記憶
   領域に記憶されている前記リセットデータをリードデー
   タとして強制的に出力させ、また、前記アクティブなリ
   セットフラグに対応する番地に対してライトアクセスが
   発生すると、その番地に対するライトアクセスを実行
   し、また、前記RAMの、前記リセットフラグが解除され
   ている番地に対してリードアクセスあるいはライトアク
   セスが発生すると、その番地からのデータのリードある
   いは、その番地へのデータのライトを実行するRAMアク
   セス制御回路と、を有し、これにより、前記RAMの擬似
   的なリセットを実現することを特徴とするRAMインター
   フェース回路。
3. 【請求項３】 前記RAMは、マイクロプロセッシングユ
   ニットに内蔵されることを特徴とする請求項２記載のRA
   Mインターフェース回路。