JP3035966B2 - 記憶装置 - Google Patents
記憶装置Info
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- JP3035966B2 JP3035966B2 JP2084239A JP8423990A JP3035966B2 JP 3035966 B2 JP3035966 B2 JP 3035966B2 JP 2084239 A JP2084239 A JP 2084239A JP 8423990 A JP8423990 A JP 8423990A JP 3035966 B2 JP3035966 B2 JP 3035966B2
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- storage
- flip
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- memory
- cpu
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は電子計算機の記憶装置に関する。
電子計算機の利用技術の発達により、電子計算機内に
記憶される情報の中には、重要度の高い、機密保護を必
要とする情報が多数含まれるようになって来た。一方、
電子計算機を効率よく使用する目的から、多数のユーザ
がひとつの電子計算機を同時に使用するのが一般的であ
り、不特定多数のユーザから個々のユーザ情報への不正
アクセスを防止する機密保護機能は重要な技術である。
記憶される情報の中には、重要度の高い、機密保護を必
要とする情報が多数含まれるようになって来た。一方、
電子計算機を効率よく使用する目的から、多数のユーザ
がひとつの電子計算機を同時に使用するのが一般的であ
り、不特定多数のユーザから個々のユーザ情報への不正
アクセスを防止する機密保護機能は重要な技術である。
そこで、機密保護の目的から様々な機能が提供され、
それぞれの局面で使用されているが、ユーザが使用し終
えた記憶領域を消去する機能もそのひとつである。従
来、この機能は、ユーザの使用が終了したことを認識し
たオペレーティングシステムが、多数のCPU命令を実行
してユーザ使用領域の内容を消去することで実現してい
た。
それぞれの局面で使用されているが、ユーザが使用し終
えた記憶領域を消去する機能もそのひとつである。従
来、この機能は、ユーザの使用が終了したことを認識し
たオペレーティングシステムが、多数のCPU命令を実行
してユーザ使用領域の内容を消去することで実現してい
た。
しかし、多数のCPU命令を実行する方式ではオーバー
ヘッドが増大するという問題があり、特に、記憶容量は
益々増大の傾向にあるので、上記オーバーヘッドの問題
は深刻である。
ヘッドが増大するという問題があり、特に、記憶容量は
益々増大の傾向にあるので、上記オーバーヘッドの問題
は深刻である。
本発明の目的は、CPUのオーバーヘッドを増大させる
ことなく、機密保護機能を実現した記憶装置を提供する
ことである。
ことなく、機密保護機能を実現した記憶装置を提供する
ことである。
本発明の第１の記憶装置は、 リフレッシュ処理が必要な記憶素子を使用した記憶装
置において、 記憶部の各記憶領域に対応して設けられ、該記憶領域
が記憶消去動作状態中か否かを表示するフリップフロッ
プと、 記憶部の各記憶領域に対応して設けられ、該記憶領域
に対応するフリップフロップの出力とリフレッシュタイ
ミング発生部を出力を入力し、該記憶領域に対応するフ
リップフロップの出力が記憶消去動作状態でないことを
表示しているときはリフレッシュタイミング発生部の出
力であるリフレッシュタイミング信号を該記憶領域に対
応するリフレッシュ制御部に出力し、該記憶領域に対応
するフリップフロップの出力が記憶消去動作状態中を表
示しているときは前記リフレッシュタイミング信号の出
力を停止するゲート回路と、 前記複数のフリップフロップの出力の論理和をとるオ
アゲートと、 オアゲートの出力が、少なくとも１つのフリップフロ
ップの出力が記憶消去動作状態になったとき動作を開始
し、記憶素子が要求するリフレッシュ時間間隔を経過し
た後、前記複数のフリップフロップの出力が記憶消去動
作状態でないことを表示するようにタイマカウンタとを
有し、 記憶制御部は、前記複数のフリップフロップの出力を
入力し、出力が記憶消去動作状態中を示すフリップフロ
ップがあれば、該フリップフロップに対応する、記憶部
の記憶領域に対する書込み、読出しを行なわないことを
特徴とする。
置において、 記憶部の各記憶領域に対応して設けられ、該記憶領域
が記憶消去動作状態中か否かを表示するフリップフロッ
プと、 記憶部の各記憶領域に対応して設けられ、該記憶領域
に対応するフリップフロップの出力とリフレッシュタイ
ミング発生部を出力を入力し、該記憶領域に対応するフ
リップフロップの出力が記憶消去動作状態でないことを
表示しているときはリフレッシュタイミング発生部の出
力であるリフレッシュタイミング信号を該記憶領域に対
応するリフレッシュ制御部に出力し、該記憶領域に対応
するフリップフロップの出力が記憶消去動作状態中を表
示しているときは前記リフレッシュタイミング信号の出
力を停止するゲート回路と、 前記複数のフリップフロップの出力の論理和をとるオ
アゲートと、 オアゲートの出力が、少なくとも１つのフリップフロ
ップの出力が記憶消去動作状態になったとき動作を開始
し、記憶素子が要求するリフレッシュ時間間隔を経過し
た後、前記複数のフリップフロップの出力が記憶消去動
作状態でないことを表示するようにタイマカウンタとを
有し、 記憶制御部は、前記複数のフリップフロップの出力を
入力し、出力が記憶消去動作状態中を示すフリップフロ
ップがあれば、該フリップフロップに対応する、記憶部
の記憶領域に対する書込み、読出しを行なわないことを
特徴とする。
本発明の第２の記憶装置は、CPUから記憶消去命令が
発行されると、記憶部の全記憶領域に対してオール０を
書込むように記憶制御部に順次指示を行ない、スキャン
動作を開始し、スキャン動作が完了すると記憶消去処理
が完了したことをCPUに通知するメモリスキャン制御部
を有する。
発行されると、記憶部の全記憶領域に対してオール０を
書込むように記憶制御部に順次指示を行ない、スキャン
動作を開始し、スキャン動作が完了すると記憶消去処理
が完了したことをCPUに通知するメモリスキャン制御部
を有する。
本発明の第３の記憶装置は、開始アドレスレジスタと
ワードカウントレジスタを含み、CPUから、消去開始ア
ドレスとワード数を含む記憶消去命令が発行されると、
消去開始アドレス，ワード数を開始アドレスレジスタ，
ワードカウントレジスタにそれぞれ格納し、開始アドレ
スレジスタに格納されているアドレスにオール０を書込
むように記憶制御部に指示し、次に開始アドレスレジス
タをカウントアップしワードカウントレジスタをカウン
トダウンするメモリスキャン動作を開始し、該メモリス
キャン動作をワードカウントレジスタがカウントダウン
され０になるまで実行し、メモリスキャン動作が完了す
ると、記憶消去処理が終了したことをCPUに通知するメ
モリスキャン制御部を有する。
ワードカウントレジスタを含み、CPUから、消去開始ア
ドレスとワード数を含む記憶消去命令が発行されると、
消去開始アドレス，ワード数を開始アドレスレジスタ，
ワードカウントレジスタにそれぞれ格納し、開始アドレ
スレジスタに格納されているアドレスにオール０を書込
むように記憶制御部に指示し、次に開始アドレスレジス
タをカウントアップしワードカウントレジスタをカウン
トダウンするメモリスキャン動作を開始し、該メモリス
キャン動作をワードカウントレジスタがカウントダウン
され０になるまで実行し、メモリスキャン動作が完了す
ると、記憶消去処理が終了したことをCPUに通知するメ
モリスキャン制御部を有する。
第１の記憶装置は、CPUからの命令により、記憶装置
の指定された記憶領域のリフレッシュ動作を停止する機
能を有している。第２の記憶装置は、CPUからの専用の
ソフトウエア命令により、メモリスキャン機能を動作さ
せる機能を有している。第３の記憶装置は、CPUからの
専用のソフトウエア命令により、記憶装置のメモリスキ
ャン範囲を指定する手段とメモリスキャン機能を起動す
る手段を有している。
の指定された記憶領域のリフレッシュ動作を停止する機
能を有している。第２の記憶装置は、CPUからの専用の
ソフトウエア命令により、メモリスキャン機能を動作さ
せる機能を有している。第３の記憶装置は、CPUからの
専用のソフトウエア命令により、記憶装置のメモリスキ
ャン範囲を指定する手段とメモリスキャン機能を起動す
る手段を有している。
したがって、CPU上のオーバーヘッドを増大させるこ
となく、記憶装置の機密保護機能を実現できる。
となく、記憶装置の機密保護機能を実現できる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示す拡張記憶装置の
ブロック図である。
ブロック図である。
拡張記憶装置１はCPU5と接続され、CPU5はMMU6と接続
されている。
されている。
拡張記憶装置１は、４つの記憶領域からなり、実際に
データを記憶している記憶部11と、記憶部11の動作を制
御する記憶制御部12と、記憶領域毎に記憶部11のリフレ
ッシュ制御を行なうリフレッシュ制御部13と、リフレッ
ショタイミング信号を発生するリフレッシュタイミング
発生部15と、記憶領域毎に設けられたRSフリップフロッ
プ161,162,163,164と、リフレッシュタイミング信号と
各フリップフロップ161,162,163.164のＱ出力の論理積
をとり、出力をリフレッシュ制御部13の各記憶領域のリ
フレッシュ制御部へ出力するアンドゲート141,142,143,
144と、フリップフロップ161〜164のＱ出力の論理和を
とるオアゲート17と、オアゲート17の出力“1"により動
作を開始し、出力がフリップフロップ161〜164のリセッ
ト入力に接続されたタイミングカウンタ18で構成されて
いる。
データを記憶している記憶部11と、記憶部11の動作を制
御する記憶制御部12と、記憶領域毎に記憶部11のリフレ
ッシュ制御を行なうリフレッシュ制御部13と、リフレッ
ショタイミング信号を発生するリフレッシュタイミング
発生部15と、記憶領域毎に設けられたRSフリップフロッ
プ161,162,163,164と、リフレッシュタイミング信号と
各フリップフロップ161,162,163.164のＱ出力の論理積
をとり、出力をリフレッシュ制御部13の各記憶領域のリ
フレッシュ制御部へ出力するアンドゲート141,142,143,
144と、フリップフロップ161〜164のＱ出力の論理和を
とるオアゲート17と、オアゲート17の出力“1"により動
作を開始し、出力がフリップフロップ161〜164のリセッ
ト入力に接続されたタイミングカウンタ18で構成されて
いる。
フリップフロップ161〜164のＱ出力は拡張記憶装置１
が通常動作状態のとき論理“0"で、記憶消去動作状態で
はないことを示しており、CPU5から記憶消去命令を受け
ると、CPU5により指定された記憶領域に対応するフリッ
プフロップのＱ出力は論理“1"となり、記憶消去動作状
態中を示す。
が通常動作状態のとき論理“0"で、記憶消去動作状態で
はないことを示しており、CPU5から記憶消去命令を受け
ると、CPU5により指定された記憶領域に対応するフリッ
プフロップのＱ出力は論理“1"となり、記憶消去動作状
態中を示す。
次に、本実施例に示す拡張記憶装置１の使用法を説明
する。
する。
CPU5で実行されるオペレーティングシステムは、ユー
ザプログラムの要求により拡張記憶装置１の使用可否を
チェックし、使用可能ならばひとつ、あるいは複数の記
憶領域をユーザプログラムに割当てる。ユーザプログラ
ムは拡張記憶装置１の割当てられた記憶領域を使用して
処理を行ない、使用終了後、その旨をオペレーティング
システムに通知する。使用終了を通知された場合、また
は、ユーザプログラムの実行終了を認識した場合、オペ
レーティングシステムはCPU命令のひとつである記憶消
去命令を実行する。この時どの記憶領域を消去するかも
同時に指定する。CPU5は拡張記憶装置１に対して記憶消
去命令を発行した後、直ちに後続のCPU命令を実行する
ので、オペレーティングシステムは記憶消去命令の完了
を待たずに他の処理を続行できる。
ザプログラムの要求により拡張記憶装置１の使用可否を
チェックし、使用可能ならばひとつ、あるいは複数の記
憶領域をユーザプログラムに割当てる。ユーザプログラ
ムは拡張記憶装置１の割当てられた記憶領域を使用して
処理を行ない、使用終了後、その旨をオペレーティング
システムに通知する。使用終了を通知された場合、また
は、ユーザプログラムの実行終了を認識した場合、オペ
レーティングシステムはCPU命令のひとつである記憶消
去命令を実行する。この時どの記憶領域を消去するかも
同時に指定する。CPU5は拡張記憶装置１に対して記憶消
去命令を発行した後、直ちに後続のCPU命令を実行する
ので、オペレーティングシステムは記憶消去命令の完了
を待たずに他の処理を続行できる。
続いて、拡張記憶装置１の動作を説明する。
通常動作状態の拡張記憶装置１においては、フリップ
フロップ161〜164の出力信号（Ｑ出力）は全て論理“0"
の状態であり、記憶消去動作状態ではないことを示して
いる。この時、オアゲート17を経由してフリップフロッ
プ161〜164のＱ出力で制御されるタイマカウンタ18は動
作しない。また、フリップフロップ161〜164の反転出力
信号を受けたアンドゲート141〜144はリフレッシュタイ
ミング発生部15の出力をリフレッシュ制御部13に伝え、
従ってリフレッシュ制御部13は全ての記憶領域に対して
通常のリフレッシュ動作を実行する。さらに、フリップ
フロップ161〜164の反転出力信号は記憶制御部12にも伝
えられ、通常の読出し、書込み動作が可能であることを
示す。
フロップ161〜164の出力信号（Ｑ出力）は全て論理“0"
の状態であり、記憶消去動作状態ではないことを示して
いる。この時、オアゲート17を経由してフリップフロッ
プ161〜164のＱ出力で制御されるタイマカウンタ18は動
作しない。また、フリップフロップ161〜164の反転出力
信号を受けたアンドゲート141〜144はリフレッシュタイ
ミング発生部15の出力をリフレッシュ制御部13に伝え、
従ってリフレッシュ制御部13は全ての記憶領域に対して
通常のリフレッシュ動作を実行する。さらに、フリップ
フロップ161〜164の反転出力信号は記憶制御部12にも伝
えられ、通常の読出し、書込み動作が可能であることを
示す。
ここで、拡張記憶装置１がCPU5から記憶消去命令を受
けると、フリップフロップ161〜164の内、CPU5により指
定された記憶領域に対応するフリップフロップの出力信
号は論理“1"の状態になり記憶消去動作状態中を表示す
る。フリップフロップ161〜164の反転出力信号を受けた
アンドゲート141〜144の内、論理“1"の状態になったフ
リップフロップに対応するアンドゲートは、リフレッシ
ュタイミング発生部15の出力をリフレッシュ制御部13に
は伝えなくなり、従って、リフレッシュ制御部13は指定
された記憶領域に対するリフレッシュ動作を停止する。
と同時に、フリップフロップ161〜164の反転出力信号は
記憶制御部12にも伝えられ、指定された記憶領域の読出
し、書込み動作が不可能であることを示す。また、フリ
ップフロップ161〜164の出力信号を受けたオアゲート17
は論理“1"となり、タイマカウンタ18は動作を開始す
る。タイマカウンタ18は記憶部11で使用されている記憶
素子が要求するリフレッシュ時間間隔を十分経過した
後、フリップフロップ161〜164へのリセット信号を発生
する。タイマカウンタ18のリセット信号を受けたフリッ
プフロップ161〜164の出力信号は全て論理“0"の状態に
戻り、従って、拡張記憶装置１は通常動作状態に復帰す
る。
けると、フリップフロップ161〜164の内、CPU5により指
定された記憶領域に対応するフリップフロップの出力信
号は論理“1"の状態になり記憶消去動作状態中を表示す
る。フリップフロップ161〜164の反転出力信号を受けた
アンドゲート141〜144の内、論理“1"の状態になったフ
リップフロップに対応するアンドゲートは、リフレッシ
ュタイミング発生部15の出力をリフレッシュ制御部13に
は伝えなくなり、従って、リフレッシュ制御部13は指定
された記憶領域に対するリフレッシュ動作を停止する。
と同時に、フリップフロップ161〜164の反転出力信号は
記憶制御部12にも伝えられ、指定された記憶領域の読出
し、書込み動作が不可能であることを示す。また、フリ
ップフロップ161〜164の出力信号を受けたオアゲート17
は論理“1"となり、タイマカウンタ18は動作を開始す
る。タイマカウンタ18は記憶部11で使用されている記憶
素子が要求するリフレッシュ時間間隔を十分経過した
後、フリップフロップ161〜164へのリセット信号を発生
する。タイマカウンタ18のリセット信号を受けたフリッ
プフロップ161〜164の出力信号は全て論理“0"の状態に
戻り、従って、拡張記憶装置１は通常動作状態に復帰す
る。
上記説明で明らかなように、記憶消去動作状態中はリ
フレッシュ動作が停止するので、一定時間経過後には、
CPU5から指定された記憶部11の記憶領域の記憶内容は破
壊され、後続のユーザプログラムにより以前の記憶内容
が読取られることを防止できる。
フレッシュ動作が停止するので、一定時間経過後には、
CPU5から指定された記憶部11の記憶領域の記憶内容は破
壊され、後続のユーザプログラムにより以前の記憶内容
が読取られることを防止できる。
第２図は本発明の第２の実施例を示す拡張記憶装置の
ブロック図である。
ブロック図である。
拡張記憶装置２は、実際にデータを記憶している記憶
部21と、記憶部21の動作を制御する記憶制御部22と、CP
U5からの指示によりメモリスキャン動作を実現するメモ
リスキャン制御部23とから構成され、CPU5とは信号線51
と52を介して接続されている。CPU5にはMMU6が接続され
ている。
部21と、記憶部21の動作を制御する記憶制御部22と、CP
U5からの指示によりメモリスキャン動作を実現するメモ
リスキャン制御部23とから構成され、CPU5とは信号線51
と52を介して接続されている。CPU5にはMMU6が接続され
ている。
次に、本実施例に示す拡張記憶装置２の使用法を説明
する。
する。
CPU5上で実行されるオペレーティングシステムは、ユ
ーザプログラムの要求により拡張記憶装置２の使用可否
をチェックし、使用可能ならばユーザプログラムに制御
を移す。ユーザプログラムは拡張記憶装置２を使用して
処理を行ない、使用後、その旨をオペレーティングシス
テムに通知する。使用終了を通知された場合、または、
ユーザプログラムの実行終了を認識した場合、オペレー
ティングシステムはCPU命令のひとつである記憶消去命
令を実行する。CPU5は信号線52を介して拡張記憶装置２
に対して記憶消去命令を発行した後、直ちに後続のCPU
命令を実行するので、オペレーティングシステムは記憶
消去命令の完了を待たずに他の処理を続行できる。
ーザプログラムの要求により拡張記憶装置２の使用可否
をチェックし、使用可能ならばユーザプログラムに制御
を移す。ユーザプログラムは拡張記憶装置２を使用して
処理を行ない、使用後、その旨をオペレーティングシス
テムに通知する。使用終了を通知された場合、または、
ユーザプログラムの実行終了を認識した場合、オペレー
ティングシステムはCPU命令のひとつである記憶消去命
令を実行する。CPU5は信号線52を介して拡張記憶装置２
に対して記憶消去命令を発行した後、直ちに後続のCPU
命令を実行するので、オペレーティングシステムは記憶
消去命令の完了を待たずに他の処理を続行できる。
続いて、拡張記憶装置２の動作を説明する。
通常動作状態の拡張記憶装置２においては、CPU5から
の命令は信号線51を介して記憶制御部22に伝えられる。
記憶制御部22はこの命令に従い記憶部21に与えられたデ
ータを書込んだり、あるいは記憶部21からデータを読取
りCPU5にデータを送る。この時、メモリスキャン制御部
23は何も動作を行なわない。
の命令は信号線51を介して記憶制御部22に伝えられる。
記憶制御部22はこの命令に従い記憶部21に与えられたデ
ータを書込んだり、あるいは記憶部21からデータを読取
りCPU5にデータを送る。この時、メモリスキャン制御部
23は何も動作を行なわない。
CPU5から記憶消去命令が発行されると、この命令は信
号線52を介して、メモリスキャン制御部23に伝えられ
る。メモリスキャン制御部23は記憶部21の全記憶領域に
対して昇順にオール０を書込むよう記憶制御部22に順次
指示を行ない、いわゆるスキャン動作を開始する。同時
に、信号線52を介して記憶消去処理中であることをCPU5
に通知する。スキャン動作が完了するとメモリスキャン
制御部23は、記憶消去処理が完了したことを信号線52を
介してCPU5に通知し、CPU5は拡張記憶装置２の使用が可
能になったことを認識する。
号線52を介して、メモリスキャン制御部23に伝えられ
る。メモリスキャン制御部23は記憶部21の全記憶領域に
対して昇順にオール０を書込むよう記憶制御部22に順次
指示を行ない、いわゆるスキャン動作を開始する。同時
に、信号線52を介して記憶消去処理中であることをCPU5
に通知する。スキャン動作が完了するとメモリスキャン
制御部23は、記憶消去処理が完了したことを信号線52を
介してCPU5に通知し、CPU5は拡張記憶装置２の使用が可
能になったことを認識する。
第３図は本発明の第３の実施例を示す拡張記憶装置の
ブロック図である。
ブロック図である。
拡張記憶装置３は、実際にデータを記憶している記憶
部31と、記憶部31の動作を制御する記憶制御部33と、CP
U5からの指示によりメモリスキャン動作を実現するメモ
リスキャン制御部33とから構成される。メモリスキャン
制御部33にはCPU5から指示されたメモリスキャンを開始
するアドレスを記憶する開始アドレスレジスタ34と、同
じくCPU5から指示されたメモリスキャンを行うワード数
を記憶するワードカウントレジスタ35が含まれる。ま
た、拡張記憶装置３とCPU5は信号線51と52を介して接続
されている。CPU5にはMMU6が接続されている。
部31と、記憶部31の動作を制御する記憶制御部33と、CP
U5からの指示によりメモリスキャン動作を実現するメモ
リスキャン制御部33とから構成される。メモリスキャン
制御部33にはCPU5から指示されたメモリスキャンを開始
するアドレスを記憶する開始アドレスレジスタ34と、同
じくCPU5から指示されたメモリスキャンを行うワード数
を記憶するワードカウントレジスタ35が含まれる。ま
た、拡張記憶装置３とCPU5は信号線51と52を介して接続
されている。CPU5にはMMU6が接続されている。
次に、本実施例に示す拡張記憶装置１の使用法を説明
する。
する。
CPU5上で実行されるオペレーティングシステムは、ユ
ーザプログラムの要求により拡張記憶装置３の記憶領域
を割当て、ユーザプログラムに制御を移す。ユーザプロ
グラムは割当てられた拡張記憶装置３の記憶領域を使用
して処理を行ない、使用終了後、その旨をオペレーティ
ングシステムに通知する。使用終了を通知された場合、
または、ユーザプログラムの実行終了を認識した場合、
オペレーティングシステムはCPU命令のひとつである記
憶消去命令を実行する。この時記憶消去命令のパラメー
タとして消去開始アドレスとワード数を指定する。CPU5
は信号線52を介して拡張記憶装置３に対して記憶消去命
令を発行した後、直ちに後続のCPU命令を実行するの
で、オペレーティングシステムは記憶消去命令の完了を
待たずに他の処理を続行できる。
ーザプログラムの要求により拡張記憶装置３の記憶領域
を割当て、ユーザプログラムに制御を移す。ユーザプロ
グラムは割当てられた拡張記憶装置３の記憶領域を使用
して処理を行ない、使用終了後、その旨をオペレーティ
ングシステムに通知する。使用終了を通知された場合、
または、ユーザプログラムの実行終了を認識した場合、
オペレーティングシステムはCPU命令のひとつである記
憶消去命令を実行する。この時記憶消去命令のパラメー
タとして消去開始アドレスとワード数を指定する。CPU5
は信号線52を介して拡張記憶装置３に対して記憶消去命
令を発行した後、直ちに後続のCPU命令を実行するの
で、オペレーティングシステムは記憶消去命令の完了を
待たずに他の処理を続行できる。
続いて、拡張記憶装置３の動作を説明する。
通常動作状態の拡張記憶装置３においては、CPU5から
の命令は信号線51を介して記憶制御部32に伝えらる。記
憶制御部32はこの命令に従い記憶部31に与えられたデー
タを書込んだり、あるいは記憶部31からデータを読取り
CPU5にデータを送る。この時、メモリスキャン制御部33
は何も動作を行なわない。
の命令は信号線51を介して記憶制御部32に伝えらる。記
憶制御部32はこの命令に従い記憶部31に与えられたデー
タを書込んだり、あるいは記憶部31からデータを読取り
CPU5にデータを送る。この時、メモリスキャン制御部33
は何も動作を行なわない。
CPU5から記憶消去命令が発行されると、この命令は信
号線52を介して消去開始アドレスとワード数と共に、メ
モリスキャン制御部33に伝えられる。メモリスキャン制
御部33では消去開始アドレスを開始アドレスレジスタ34
に、ワード数をワードカウントレジスタ35に格納する。
続いて、メモリスキャン制御部33は開始アドレスレジス
タ34に格納されているアドレスにオール０を書込むよう
に記憶制御部32に指示を行ない、次に開始アドレスレジ
スタ34をカウントアップしワードカウントレジスタ35を
カウントダウンする、いわゆるメモリスキャン動作を開
始する。これと同時に、信号線52を介して記憶消去処理
中であることをCPU5に通知する。メモリスキャン制御部
33はワードカウントレジスタ35がカウントされ０になる
までメモリスキャン動作を実行する。メモリスキャン動
作が完了すると、メモリスキャン制御部33は記憶消去処
理が完了したことを信号線52を介してCPU5に通知し、CP
U5は拡張記憶装置３の使用が可能になったことを認識す
る。
号線52を介して消去開始アドレスとワード数と共に、メ
モリスキャン制御部33に伝えられる。メモリスキャン制
御部33では消去開始アドレスを開始アドレスレジスタ34
に、ワード数をワードカウントレジスタ35に格納する。
続いて、メモリスキャン制御部33は開始アドレスレジス
タ34に格納されているアドレスにオール０を書込むよう
に記憶制御部32に指示を行ない、次に開始アドレスレジ
スタ34をカウントアップしワードカウントレジスタ35を
カウントダウンする、いわゆるメモリスキャン動作を開
始する。これと同時に、信号線52を介して記憶消去処理
中であることをCPU5に通知する。メモリスキャン制御部
33はワードカウントレジスタ35がカウントされ０になる
までメモリスキャン動作を実行する。メモリスキャン動
作が完了すると、メモリスキャン制御部33は記憶消去処
理が完了したことを信号線52を介してCPU5に通知し、CP
U5は拡張記憶装置３の使用が可能になったことを認識す
る。
第４図は本発明の第４の実施例を示す拡張記憶装置の
ブロック図、第５図は記憶制御部36の処理の流れ図であ
る。
ブロック図、第５図は記憶制御部36の処理の流れ図であ
る。
本実施例は第３の実施例とは、記憶制御部36の処理の
みが異なっている。
みが異なっている。
通常動作状態の拡張記憶装置４においては、CPU5から
のアクセス要求は信号線51を介して記憶制御部36に伝え
らる。この時、メモリスキャン制御部33は何も動作を行
なわない。記憶制御部36は第５図に示す流れ図に従い記
憶部31を制御し、記憶部31に与えられたデータを書込ん
だり、あるいは記憶部31からデータを読出しCPU5にデー
タを送る。この記憶制御部36の動作を第２図の流れ図に
より説明する。記憶制御部36はまず記憶部31がビジーか
否かをチェックする（ステップ61）。記憶部31がビジー
の場合は再度同一のチェックを繰返し、記憶部31のビジ
ー状態が解除されるのを待つ。記憶部31がビジーでなけ
れば次にCPU5からのアクセス要求があるか否かをチェッ
クする（ステップ62）。ここで、CPU5からのアクセス要
求がある場合、記憶制御部36はCPU5からの要求に従い記
憶部31を起動し、要求の処理を開始した後この要求の完
了、すなわち記憶部31のビジー状態が解除されるのを待
つ（ステップ63）。CPU5からのアクセス要求がない場
合、今度はメモリスキャン制御部33からのアクセス要求
があるか否かのチェックを行う（ステップ64）。ここで
メモリスキャン制御部33からのアクセス要求もなけれ
ば、再びCPU5からのアクセス要求があるか否かのチェッ
クを行い（ステップ62）。CPU5からのアクセス要求かメ
モリスキャン制御部33からのアクセス要求どちらかが発
生するまで処理を繰返す。メモリスキャン制御部33から
のアクセス要求がある場合、記憶制御部36はメモリスキ
ャン制御部33からのアクセス要求に従い記憶部31を起動
した後、この要求の完了待つ。
のアクセス要求は信号線51を介して記憶制御部36に伝え
らる。この時、メモリスキャン制御部33は何も動作を行
なわない。記憶制御部36は第５図に示す流れ図に従い記
憶部31を制御し、記憶部31に与えられたデータを書込ん
だり、あるいは記憶部31からデータを読出しCPU5にデー
タを送る。この記憶制御部36の動作を第２図の流れ図に
より説明する。記憶制御部36はまず記憶部31がビジーか
否かをチェックする（ステップ61）。記憶部31がビジー
の場合は再度同一のチェックを繰返し、記憶部31のビジ
ー状態が解除されるのを待つ。記憶部31がビジーでなけ
れば次にCPU5からのアクセス要求があるか否かをチェッ
クする（ステップ62）。ここで、CPU5からのアクセス要
求がある場合、記憶制御部36はCPU5からの要求に従い記
憶部31を起動し、要求の処理を開始した後この要求の完
了、すなわち記憶部31のビジー状態が解除されるのを待
つ（ステップ63）。CPU5からのアクセス要求がない場
合、今度はメモリスキャン制御部33からのアクセス要求
があるか否かのチェックを行う（ステップ64）。ここで
メモリスキャン制御部33からのアクセス要求もなけれ
ば、再びCPU5からのアクセス要求があるか否かのチェッ
クを行い（ステップ62）。CPU5からのアクセス要求かメ
モリスキャン制御部33からのアクセス要求どちらかが発
生するまで処理を繰返す。メモリスキャン制御部33から
のアクセス要求がある場合、記憶制御部36はメモリスキ
ャン制御部33からのアクセス要求に従い記憶部31を起動
した後、この要求の完了待つ。
CPU5から記憶消去要求が発行されると、この要求は信
号線52を介して消去開始アドレスとワード数と共に、メ
モリスキャン制御部33に伝えられる。メモリスキャン制
御部33では消去開始アドレスを開始アドレスレジスタ34
に、ワード数をワードカウントレジスタ35に格納する。
続いてメモリスキャン制御部33は開始アドレスレジスタ
34に格納されているアドレスにオール０を書込むように
記憶制御部36に要求を行ない、次に開始アドレスレジス
タ34をカウントアップしワードカウントレジスタ35をカ
ウントダウンする、いわゆるメモリスキャン動作を開始
する。これと同時に、信号線52を介して記憶消去処理中
であることをCPU5に通知する。ここで、第５図に示す記
憶制御部36の流れ図から明らかなように、メモリスキャ
ン制御部33からのアクセス要求はCPU5からのアクセス要
求よりも低い優先度で処理されるため、CPU5からのアク
セス要求を妨げることなく実行される。メモリスキャン
制御部33はワードカウントレジスタ35がカウントダウン
され０になるまでメモリスキャン動作を実行する。メモ
リスキャン動作が完了すると、メモリスキャン制御部33
は記憶消去処理が完了したことを信号線52を介してCPU5
に通知する。
号線52を介して消去開始アドレスとワード数と共に、メ
モリスキャン制御部33に伝えられる。メモリスキャン制
御部33では消去開始アドレスを開始アドレスレジスタ34
に、ワード数をワードカウントレジスタ35に格納する。
続いてメモリスキャン制御部33は開始アドレスレジスタ
34に格納されているアドレスにオール０を書込むように
記憶制御部36に要求を行ない、次に開始アドレスレジス
タ34をカウントアップしワードカウントレジスタ35をカ
ウントダウンする、いわゆるメモリスキャン動作を開始
する。これと同時に、信号線52を介して記憶消去処理中
であることをCPU5に通知する。ここで、第５図に示す記
憶制御部36の流れ図から明らかなように、メモリスキャ
ン制御部33からのアクセス要求はCPU5からのアクセス要
求よりも低い優先度で処理されるため、CPU5からのアク
セス要求を妨げることなく実行される。メモリスキャン
制御部33はワードカウントレジスタ35がカウントダウン
され０になるまでメモリスキャン動作を実行する。メモ
リスキャン動作が完了すると、メモリスキャン制御部33
は記憶消去処理が完了したことを信号線52を介してCPU5
に通知する。
以上説明したように本発明は、CPUからの命令によ
り、記憶装置の指定された記憶領域のリフレッシュ動作
を停止する機能、CPUからの専用のソフトウエア命令に
より、メモリキャン機能を動作させる機能、CPUからの
専用のソフトウエア命令により、記憶装置のメモリスキ
ャン範囲を指定する手段とメモリスキャン機能を起動す
る手段のいずれかを有することにより、CPUのオーバー
ヘッドを増大させることなく機密保護機能を実現できる
効果がある。
り、記憶装置の指定された記憶領域のリフレッシュ動作
を停止する機能、CPUからの専用のソフトウエア命令に
より、メモリキャン機能を動作させる機能、CPUからの
専用のソフトウエア命令により、記憶装置のメモリスキ
ャン範囲を指定する手段とメモリスキャン機能を起動す
る手段のいずれかを有することにより、CPUのオーバー
ヘッドを増大させることなく機密保護機能を実現できる
効果がある。
第１図、第２図、第３図、第４図それぞれは本発明の第
１、第２、第３、第４の実施例を示す拡張記憶装置のブ
ロック図、第５図は第４図中の記憶制御部36の処理の流
れ図である。 1,2,3,4……拡張記憶装置、 ５……CPU、 ６……MMU、 11,21,31……記憶部、 12,22,32,36……記憶制御部、 13……リフレッシュ制御部、 141〜144……アンドゲート、 15……リフレッシュタイミング発生部、 161〜164……フリップフロップ、 17……オアゲート、 18……タイマカウンタ、 23,33……メモリスキャン制御部、 34……開始アドレスレジスタ、 35……ワードカウントレジスタ。
１、第２、第３、第４の実施例を示す拡張記憶装置のブ
ロック図、第５図は第４図中の記憶制御部36の処理の流
れ図である。 1,2,3,4……拡張記憶装置、 ５……CPU、 ６……MMU、 11,21,31……記憶部、 12,22,32,36……記憶制御部、 13……リフレッシュ制御部、 141〜144……アンドゲート、 15……リフレッシュタイミング発生部、 161〜164……フリップフロップ、 17……オアゲート、 18……タイマカウンタ、 23,33……メモリスキャン制御部、 34……開始アドレスレジスタ、 35……ワードカウントレジスタ。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/00 - 12/06 G06F 12/14 G06F 12/16
Claims (1)
- 【請求項１】リフレッシュ処理が必要な記憶素子を使用
した記憶装置において、 記憶部の各記憶領域に対応して設けられ、該記憶領域が
記憶消去動作状態中か否かを表示するフリップフロップ
と、 記憶部の各記憶領域に対応して設けられ、該記憶領域に
対応するフリップフロップの出力とリフレッシュタイミ
ング発生部の出力を入力し、該記憶領域に対応するフリ
ップフロップの出力が記憶消去動作状態でないことを表
示しているときはリフレッシュタイミング発生部の出力
であるリフレッシュタイミング信号を該記憶領域に対応
するリフレッシュ制御部に出力し、該記憶領域に対応す
るフリップフロップの出力が記憶消去動作状態中を表示
しているときは前記リフレッシュタイミング信号の出力
を停止するゲート回路と、 前記複数のフリップフロップの出力の論理和をとるオア
ゲートと、 オアゲートの出力を入力とし、少なくとも１つのフリッ
プフロップの出力が記憶消去動作状態になったとき動作
を開始し、記憶素子が要求するリフレッシュ時間間隔を
経過した後、前記複数のフリップフロップの出力が記憶
消去動作状態でないことを表示するために、出力が前記
複数のフリップフロップのリセット入力に接続されたタ
イマカウンタと、 前記複数のフリップフロップの出力を入力し、出力が記
憶消去動作状態中を示すフリップフロップがあれば、該
フリップフロップに対応する、記憶部の記憶領域に対す
る書込み、読出しを行わない記憶制御部とを含むことを
特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084239A JP3035966B2 (ja) | 1990-03-30 | 1990-03-30 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2084239A JP3035966B2 (ja) | 1990-03-30 | 1990-03-30 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03282950A JPH03282950A (ja) | 1991-12-13 |
| JP3035966B2 true JP3035966B2 (ja) | 2000-04-24 |
Family
ID=13824915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2084239A Expired - Lifetime JP3035966B2 (ja) | 1990-03-30 | 1990-03-30 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3035966B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4945655B2 (ja) * | 2010-04-13 | 2012-06-06 | 株式会社リコー | 情報処理装置、画像処理装置、情報処理方法、コンピュータプログラム、及び記録媒体 |
-
1990
- 1990-03-30 JP JP2084239A patent/JP3035966B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03282950A (ja) | 1991-12-13 |
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