JPH11232178A - メモリを搭載した半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡単で確実にマイコンのデータ・セキュリテ
ィ効果を高めることのできる半導体集積回路を提供す
る。 【解決手段】 簡単なセキュリティキーと複数の暗号ア
ルゴリズムをライタ１２０とマイコン１００双方に持つ
回路１０６，１０８，１２４と、マイコン側の各暗号ア
ルゴリズムナンバーをライタ側の各暗号アルゴリズムナ
ンバーとは異なったナンバーにカスタマイズできる回路
１０７と、選択した暗号アルゴリズムナンバーが一致し
なければ、マイコンのメモリデータに"０"あるいは"１"
を上書きするといった回路１０３，１２１を備えた構成
を有している。これにより、セキュリティキーデータに
よる確認、カスタマイズデータによる確認、暗号アルゴ
リズムナンバー一致による確認といった手法を提供で
き、マイコンのデータ・セキュリティ効果を高くでき
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性メモリお
よび、ＣＰＵなどの制御素子を有するＩＣチップと称さ
れるシングルチップマイコン（第一の電子装置）内のメ
モリに格納されたデータを、シングルチップマイコン
（第一の電子装置）にデータの書込み・読み出しを行う
ライタ（第二の電子装置）などでチップ外部へ正常な読
み出しを禁止する機能を有した半導体集積回路に関する
ものである。

【０００２】

【従来の技術】近年、不揮発性メモリを搭載したシング
ルチップマイコン（第一の電子装置）はデータの書込み
・読み出しをチップ外部から制御するために、搭載され
ているデータが安易にチップ外に漏洩してしまう問題が
あった。搭載されているデータのセキュリティ効果を高
めるために、シングルチップマイコン（第一の電子装
置）内にチップ外部への読み出しを禁止するか否かの情
報を記憶するセキュリティビットを設け、ライタ（第二
の電子装置）（図８）やオンボード書込み装置（第二の
電子装置）（図９）などでのデータの不正読み出しを防
止することや、シングルチップマイコン（第一の電子装
置）内に暗号アルゴリズムを持たせ、これを用いてライ
タ（第二の電子装置）などの外部端末とシングルチップ
マイコン（第一の電子装置）間の相互セキュリティ確認
を行なうことでデータの不正読み出しを防止している。

【０００３】以下に従来のデータセキュリティ確認方式
について説明する。図１０は従来のセキュリティビット
方式のシングルチップマイコン（第一の電子装置）回路
例を示すものである。図１０において、１００はシング
ルチップマイコン（第一の電子装置）、１０１は不揮発
性メモリ部、１０２はＣＰＵ部、１０３は不揮発性メモ
リの制御部、１０４はチップ外部とのデータ入出力を行
う入出力回路部、１４０はセキュリティビットである。

【０００４】以上のように構成されたシングルチップマ
イコン（第一の電子装置）について、以下その動作につ
いて説明する。まず、図８のようにライタ（第二の電子
装置）１２０や図９のようなオンボード書込み装置（第
二の電子装置）１３０などからデータを書き込む。この
時、セキュリティビット１４０は書込み・読み出し可能
状態となっている。書込みデータはライタ（第二の電子
装置）より入出力回路部１０４を経て制御部１０３のコ
ントロールにより不揮発性メモリ１０１に書込み・読み
出しが行われる。書込みが終了したら、不揮発性メモリ
部１０１のデータによりＣＰＵ部１０２が制御されシン
グルチップマイコン（第一の電子装置）として動作す
る。したがって、一度、書込みが終了するとシングルチ
ップマイコン（第一の電子装置）１００内部でデータが
確認できればよく、入出力回路部１０４を経てチップ外
部にデータ出力する必要はない。そこで、次にセキュリ
ティビット１４０を書込み・読み出し禁止状態とする。
これにより、制御部１０３は書込み・読み出し禁止状態
にコントロールされチップ外部へのデータの不正読み出
しを防止する。ところが、セキュリティビット１４０を
何らかの手段で書き換える（書込み・読み出し可能状態
にする）と不揮発性メモリ部１０１のデータは簡単に読
み出せてしまうことや、セキュリティビット１４０を書
き込む（書込み・読み出し禁止状態にする）作業がデー
タ書込みとは別に必要であるといった問題があった。

【０００５】次に、図１１は従来の相互暗号アルゴリズ
ム方式のシングルチップマイコン（第一の電子装置）回
路例を示すものである。図１１において、１００はシン
グルチップマイコン（第一の電子装置）、１０１は不揮
発性メモリ部、１０２はＣＰＵ部、１０３は不揮発性メ
モリの制御部（この中に暗号アルゴリズムが入ってい
る）、１０４はチップ外部とのデータ入出力を行う入出
力回路部、１０５はシングルチップマイコン（第一の電
子装置）のデータ暗号部、１１０はシングルチップマイ
コン（第一の電子装置）の暗号データ比較部である。ま
た、１２０はライタ（第二の電子装置）、１２１はライ
タ（第二の電子装置）の制御部（この中に暗号アルゴリ
ズムが入っている）、１２３はシングルチップマイコン
（第一の電子装置）とのデータ入出力を行うリーダ・ラ
イタ部、１２２はライタ（第二の電子装置）のデータ暗
号部、１２５はライタ（第二の電子装置）への入力を行
なうキーボード部、１２６はライタ（第二の電子装置）
からの出力を表示するディスプレイ部、１２７は書込み
データを格納するバッファＲＡＭ部、１２８はライタ
（第二の電子装置）の暗号データ比較部、１０９はライ
タ（第二の電子装置）とシングルチップマイコン（第一
の電子装置）間を行き交う暗号データである。

【０００６】以上のように構成されたシングルチップマ
イコン（第一の電子装置）について、以下その動作につ
いて説明する。まず、図８のようにライタ（第二の電子
装置）１２０や図９のようなオンボード書込み装置（第
二の電子装置）１３０などからデータを書き込む。その
際、ライタ（第二の電子装置）とシングルチップマイコ
ン（第一の電子装置）１００の双方が同一の初期データ
やキーデータをあるタイミングで持つようにしておく。
ライタ（第二の電子装置）１２０では制御部１２１に含
まれるある特定の暗号アルゴリズムにより、初期データ
やキーデータをパラメータとしてデータ暗号部１２２で
計算した結果をリーダ・ライタ部１２３より暗号データ
１０９として、シングルチップマイコン（第一の電子装
置）１００に送る。シングルチップマイコン（第一の電
子装置）１００側でも、制御部１０３に含まれるある特
定の暗号アルゴリズムにより、前記初期データやキーデ
ータをパラメータとしてデータ暗号部１０５で計算を行
ない、その結果と前記送られてきた暗号データ１０９と
をデータ比較部１１０で比較する。以上のことをライタ
（第二の電子装置）１２０とシングルチップマイコン
（第一の電子装置）１００の交互で行うことにより相互
セキュリティ確認が行われる。相互セキュリティ確認を
行うことにより、不用意なチップ外部へのデータ読み出
しを防止している。 ところが、悪意を持った第三者が
ライタ（第二の電子装置）１２０とシングルチップマイ
コン（第一の電子装置）１００を同時に入手して、正規
の手段で相互セキュリティ確認を行なうとデータは簡単
に読み出せてしまうことや、上記セキュリティを実現し
ようとすると大規模なセキュリティ回路が必要であると
いった問題があった。

【０００７】

【発明が解決しようとする課題】上述したように、従来
の構成のセキュリティビット方式のシングルチップマイ
コン（第一の電子装置）では、セキュリティビットを何
らかの手段で書き換える（書込み・読み出し可能状態に
する）と不揮発性メモリのデータは簡単に読み出せてし
まうことや、セキュリティビットを書き込む（書込み・
読み出し禁止状態にする）作業がデータ書込みとは別に
必要であるという欠点を有していた。また、従来の構成
の相互暗号アルゴリズム方式のシングルチップマイコン
（第一の電子装置）では、悪意を持った第三者がライタ
（第二の電子装置）とシングルチップマイコン（第一の
電子装置）を同時に入手して、正規の手段で相互検証を
行なうとデータは簡単に読み出せてしまうことや、上記
の相互検証を実現しようとするとライタ（第二の電子装
置）とシングルチップマイコン（第一の電子装置）の双
方に大規模なセキュリティ回路が必要であるという欠点
を有していた。

【０００８】そこで、本発明は上記従来の問題点を解決
するもので、セキュリティビットを使わず簡単なセキュ
リティキーと複数の簡単な暗号アルゴリズムをライタ
（第二の電子装置）とシングルチップマイコン（第一の
電子装置）の双方に持ち、さらに、双方で同一の暗号ア
ルゴリズムでも、シングルチップマイコン用の暗号アル
ゴリズムナンバーをライタ用の暗号アルゴリズムナンバ
ーとは別の番号にカスタマイズでき、シングルチップマ
イコン（第一の電子装置）のデータ・セキュリティ効果
を高くすることができるという利点を備えた相互セキュ
リティ確認手法を実現できる半導体集積回路を提供する
ことを目的とする。

【０００９】

【課題を解決するための手段】この目的を達成するため
に本発明の第一の手段は、第一の電子装置と第二の電子
装置とにおける相互セキュリティ確認方式において、前
記第一の電子装置は前記第二の電子装置より送信された
数アドレスに対応するデータに基づいて、前記第二の電
子装置の正当性を確認する手段を有しており、正当性が
確認された場合のみ前記第一の電子装置と前記第二の電
子装置が次のステップへ移行していくことができること
を特徴とする。

【００１０】この目的を達成するために本発明の第二の
手段は、第一の電子装置と第二の電子装置とにおける相
互セキュリティ確認方式において、前記第一の電子装置
と前記第二の電子装置の双方に複数の暗号アルゴリズム
を持ち、双方で同一の暗号アルゴリズムを、前記第一の
電子装置用の暗号アルゴリズムナンバーと前記第二の電
子装置用の暗号アルゴリズムナンバーとで別々の番号に
カスタマイズできることを特徴とする。

【００１１】この目的を達成するために本発明の第三の
手段は、第一の電子装置と第二の電子装置とにおける相
互セキュリティ確認方式において、前記第一の電子装置
と前記第二の電子装置の双方に複数の暗号アルゴリズム
を持ち、前記第二の電子装置より送信された前記第一の
電子装置用の暗号アルゴリズムナンバーと前記第二の電
子装置用の暗号アルゴリズムナンバーを比較し、前記第
二の電子装置の正当性を確認する手段を有しており、正
当性が確認された場合のみ前記第一の電子装置と前記第
二の電子装置が次のステップへ移行していくことがで
き、かつ正当性が確認されなかった場合は前記第二の電
子装置より前記第一の電子装置のメモリ部へ全ビット”
０”あるいは”１”データの上書きを行なう手段を有し
ていることを特徴とする。

【００１２】この目的を達成するために本発明の第四の
手段は、第一の電子装置と第二の電子装置とにおける相
互セキュリティ確認方式において、前記第二の電子装置
でデータの書込み・読み出しに必要なアドレス・データ
・コントロール信号をスクランブルして送受信する暗号
アルゴリズム手段を有し、かつ前記第一の電子装置でア
ドレス・データ・コントロール信号をデスクランブルし
て送受信する暗号アルゴリズム手段を有しており、送受
信するピン仕様が第三者に漏洩せず、大規模な回路を追
加することなくメモリデータの不正読み出しを防止でき
ることを特徴とする。

【００１３】この目的を達成するために本発明の第五の
手段は、第一の電子装置と第二の電子装置とにおける相
互セキュリティ確認方式において、前記第二の電子装置
内でデータの書込み・読み出しに必要なアドレスの遷移
順序を複雑化し、その順序でデータ・コントロールのみ
を送受信する暗号アルゴリズム手段を有し、かつ前記第
一の電子装置内で前述の複雑化したアドレスの遷移順序
でデータ・コントロール信号を送受信する暗号アルゴリ
ズム手段を有しており、送受信するアドレス信号が第三
者に漏洩せず、前記第一の電子装置と前記第二の電子装
置間でのアドレス送受信信号を削減でき、かつメモリデ
ータの不正読み出しを防止できることを特徴とする。

【００１４】この目的を達成するために本発明の第六の
手段は、第一の電子装置と第二の電子装置とにおける相
互セキュリティ確認方式において、前記第二の電子装置
でデータの書込み・読み出しに必要なデータのピン順序
をアドレス毎にスクランブルし、送受信する暗号アルゴ
リズム手段を有し、かつ前記第一の電子装置のメモリに
前述の複雑化したデータのまま書き込む手段を有し、Ｃ
ＰＵ動作で読み出すときにアドレス毎にデスクランブル
して受信する暗号アルゴリズム手段を有しており、送受
信するデータならびにメモリに書き込まれたデータが暗
号化され、正規のデータが第三者に漏洩せず、メモリデ
ータの不正読み出しを防止できることを特徴とする。

【００１５】

【発明の実施の形態】本発明の構成は、まず、第一の電
子装置は第二の電子装置より送信された数アドレスのデ
ータが全て一致したら、次のステップへ移行していく。
つぎに、前記第一の電子装置と前記第二の電子装置の双
方に複数の暗号アルゴリズムを持ち、双方で同一の暗号
アルゴリズムの前記第一の電子装置用の暗号アルゴリズ
ムナンバーを前記第二の電子装置用の暗号アルゴリズム
ナンバーとは別の番号にカスタマイズしておく。前記第
二の電子装置より送信された前記第一の電子装置用の暗
号アルゴリズムナンバーと前記第二の電子装置用の暗号
アルゴリズムナンバーを比較し、一致の場合のみ前記第
一の電子装置と前記第二の電子装置が次のステップへ移
行していく。不一致の場合は前記第二の電子装置より前
記第一の電子装置のメモリ部へ全ビット”０”あるい
は”１”データの上書きを行う。暗号アルゴリズムナン
バーの比較で一致の場合、選択された暗号アルゴリズム
にてデータ書込み・読み出しを行う。これによって、送
受信するデータが暗号化され、正規のデータが第三者に
漏洩せず、メモリデータの不正読み出しを防止できる。

【００１６】以下、本発明の実施の形態について、図１
〜図７を用いて説明する。 （実施の形態１） ［セキュリティキーデータによるプロテクト］以下、本
発明の実施の形態１について、図面を参照しながら説明
する。

【００１７】図１は本発明の一実施の形態における半導
体集積回路の構成を示すものである。１００はシングル
チップマイコン（第一の電子装置）、１０１は不揮発性
メモリ部、１０２はＣＰＵ部、１０３は不揮発性メモリ
の制御部、１０４はチップ外部とのデータ入出力を行う
入出力回路部、１０６はシングルチップマイコン（第一
の電子装置）のメモリデータ比較部、１０７は暗号アル
ゴリズムナンバーのカスタマイズ部と暗号アルゴリズム
ナンバーの比較部、１０８は暗号アルゴリズム選択部で
ある。また、１２０はライタ（第二の電子装置）、１２
１はライタ（第二の電子装置）の制御部、１２３はシン
グルチップマイコン（第一の電子装置）とのデータ入出
力を行うリーダ・ライタ部、１２５はライタ（第二の電
子装置）への入力を行なうキーボード部、１２６はライ
タ（第二の電子装置）からの出力を表示するディスプレ
イ部、１２７は書込みデータを格納するバッファＲＡＭ
部、１２４は暗号アルゴリズム選択部、１０９はライタ
（第二の電子装置）とシングルチップマイコン（第一の
電子装置）間を行き交う暗号データである。

【００１８】図２は本発明の一実施の形態における第一
のセキュリティ（セキュリティキーデータ）手順を示す
ものである。図２において、羅列した数字はキーボード
部１２５より入力されるセキュリティキーデータであ
る。

【００１９】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。図２に示すとおり、
図１のキーボード部１２５に、シングルチップマイコン
（第一の電子装置）に搭載されたＲＯＭのアドレス＄０
１００、アドレス＄０２００、アドレス＄０３００、ア
ドレス＄０４００に対応するデータを入力。図２で
は、”０００００１００”、”１０１１０１１１”、”
１１１１１１１１”、”０００００１１１”の各データ
を順次入力、転送する。このデータをシングルチップマ
イコン（第一の電子装置）内のＲＯＭデータとメモリデ
ータ比較部１０６で比較し、全て一致したらシングルチ
ップマイコン（第一の電子装置）内部でＯＫ信号（ＯＫ
−１）をライタ（第二の電子装置）に返信すると同時
に、シングルチップマイコン（第一の電子装置）内の制
御回路１０３をアクティブ状態とする。このセキュリテ
ィキーデータはシングルチップマイコン（第一の電子装
置）に搭載されたＲＯＭのデータを知り得る人のみが管
理できるもので簡単な回路で実現可能である。

【００２０】また、全データを消去した状態（デバイス
メーカでの検査時や出荷後初期状態）では全データ”１
１１１１１１１”あるいは”００００００００”となっ
ているため、上記セキュリティキーデータは全て”１１
１１１１１１”あるいは”００００００００”を入力す
れば第一のセキュリティはクリアできる。

【００２１】また、入力されたデータが不一致ならばシ
ングルチップマイコン（第一の電子装置）内部でＮＧ信
号（ＮＧ−１）をライタ（第二の電子装置）に返信しラ
イタ動作を停止させるとともに、シングルチップマイコ
ン（第一の電子装置）内の制御回路１０３をノンアクテ
ィブ状態とし、メモリデータの不正読み出しを防止で
き、かつセキュリティビットという付加回路が不必要と
なる。

【００２２】（実施の形態２） ［カスタマイズデータによるプロテクト］以下、本発明
の実施の形態２について、図面を参照しながら説明す
る。

【００２３】図１は本発明の一実施の形態における半導
体集積回路の構成を示すものである。図３は本発明の一
実施の形態における第二のセキュリティ（暗号アルゴリ
ズムナンバーカスタマイズ）手順を示すものである。図
３において、羅列した数字はキーボード部１２５より入
力される暗号アルゴリズムナンバーカスタマイズデータ
である。

【００２４】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。図３に示すとおり、
図１のキーボード部１２５に、シングルチップマイコン
（第一の電子装置）に搭載された複数の暗号アルゴリズ
ムナンバーを初期（デバイスメーカから出荷した状態）
の番号（ライタ内の暗号アルゴリズムナンバーがこれに
あたる）から任意の番号にカスタマイズする。図３では
まず、カスタマイズコード”００００００００”を入
力、次に暗号アルゴリズムａの初期の番号（ライタ内の
暗号アルゴリズムａのナンバー）”１０００００００”
を入力、次に変更後の番号（マイコン内の暗号アルゴリ
ズムａのナンバー）”１０１０１０１０”を順次入力、
転送する。さらに、カスタマイズコード”００００００
００”を入力、次に暗号アルゴリズムｂの初期の番号
（ライタ内の暗号アルゴリズムｂのナンバー）”１００
００００１”を入力、次に変更後の番号（マイコン内の
暗号アルゴリズムｂのナンバー）”１１１１００００”
を順次入力、転送する。この内容をシングルチップマイ
コン（第一の電子装置）内部のアルゴリズムナンバーカ
スタマイズ部＆比較部１０７（ＥＥＰＲＯＭなどのデー
タ格納領域）に登録する。アルゴリズムナンバー比較部
１０７で、登録されたマイコン用暗号アルゴリズムナン
バーより初期の暗号アルゴリズムナンバーを検索され、
その初期の暗号アルゴリズムナンバーとライタ（第二の
電子装置）より入力されたライタ用暗号アルゴリズムナ
ンバーを比較し、一致したらシングルチップマイコン
（第一の電子装置）内部でＯＫ信号（ＯＫ−２）をライ
タ（第二の電子装置）に返信すると同時に、シングルチ
ップマイコン（第一の電子装置）内の制御回路１０３を
アクティブ状態とする。このセキュリティキーデータ
（アルゴリズムナンバー）はデータを登録した人のみが
管理できるものである。また、データを消去した状態
（デバイスメーカでの検査時や出荷後初期状態）では全
データ”１１１１１１１１”あるいは”０００００００
０”となっているため、上記セキュリティキーデータ
（アルゴリズムナンバー）は”１１１１１１１１”ある
いは”００００００００”となり暗号化を行なわない状
態に設定する。

【００２５】また、入力されたデータが不一致ならばシ
ングルチップマイコン（第一の電子装置）内部でＮＧ信
号（ＮＧ−２）をライタ（第二の電子装置）に返信しラ
イタ（第二の電子装置）動作を停止させるとともに、シ
ングルチップマイコン（第一の電子装置）内の制御回路
１０３をノンアクティブ状態とし、メモリデータの不正
読み出しを防止できる。

【００２６】（実施の形態３） ［暗号アルゴリズムナンバー一致によるプロテクト］以
下本発明の実施の形態３について、図面を参照しながら
説明する。

【００２７】図１は本発明の一実施の形態における半導
体集積回路の構成を示すものである。図４は本発明の一
実施の形態における第三のセキュリティ（暗号アルゴリ
ズム実施）手順を示すものである。図４において、羅列
した数字はキーボード部１２５より入力される暗号アル
ゴリズム動作データである。

【００２８】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。図４に示すとおり、
図１のキーボード部１２５に、ライタ用暗号アルゴリズ
ムナンバーとマイコン用暗号アルゴリズムナンバーを入
力する。図４ではまずライタ用暗号アルゴリズムａナン
バー”１０００００００”を入力、カスタマイズしたマ
イコン用暗号アルゴリズムａナンバー”１０１０１０１
０”を順次入力、転送する。アルゴリズムナンバー比較
部１０７で、暗号アルゴリズムナンバー比較し、一致し
たらシングルチップマイコン（第一の電子装置）内部で
ＯＫ信号（ＯＫ−３）をライタ（第二の電子装置）に返
信すると同時に、シングルチップマイコン（第一の電子
装置）内の制御回路１０３をアクティブ状態とする。Ｏ
Ｋ−３信号により暗号アルゴリズム選択部１２４で選択
されたライタ用アルゴリズムに従って、ライタ（第二の
電子装置）より書込み・読み出し・消去制御信号ならび
に暗号データを転送する。次に、シングルチップマイコ
ン（第一の電子装置）は暗号アルゴリズム選択部１０８
で選択されたマイコン用アルゴリズムに従い暗号データ
を逆変換書込み・逆変換読み出し・逆変換消去などを開
始する（暗号アルゴリズムによりライタ書込み時に変換
せずＣＰＵ読み出し時に逆変換する場合もある。後述の
図５から図７を参照）。

【００２９】また、入力されたデータが不一致ならばシ
ングルチップマイコン（第一の電子装置）内部でＮＧ信
号（ＮＧ−３）をライタ（第二の電子装置）に返信し、
ライタ（第二の電子装置）とシングルチップマイコン
（第一の電子装置）は各々の制御回路により、従来、二
度と書込み・読み出し・消去ができないようにロックを
かけるのみだったものを、シングルチップマイコン（第
一の電子装置）内のメモリ全ビットに強制的に”０”あ
るいは”１”データの上書きを行い、メモリデータの不
正読み出しを確実に防止できる。

【００３０】（実施の形態４） ［ピン仕様を変更するアルゴリズムでプロテクト］以下
本発明の実施の形態４について、図面を参照しながら説
明する。

【００３１】図５は本発明の一実施の形態における第四
のセキュリティ（ピン仕様変更暗号アルゴリズム制御回
路）構成を示すものである。図５において、１００はシ
ングルチップマイコン（第一の電子装置）、１０１は不
揮発性メモリ部、１９２は暗号アルゴリズムにしたがっ
てピンの仕様を変更するピン仕様制御回路（不揮発性メ
モリの制御部）、１０８は暗号アルゴリズム選択部であ
る。また、１２０はライタ（第二の電子装置）、１９０
は暗号アルゴリズムにしたがってピンの仕様を変更する
ピン仕様制御回路、１９１はライタ（第二の電子装置）
制御回路、１２７は書込みデータを格納するバッファＲ
ＡＭ部、１２４は暗号アルゴリズム選択部、１０９はラ
イタ（第二の電子装置）とシングルチップマイコン（第
一の電子装置）間を行き交う暗号データである。

【００３２】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。図５に示すとおり、
ライタ用暗号アルゴリズム選択部１２４より選択された
アルゴリズムナンバーにより、ライタ（第二の電子装
置）制御回路１９１とバッファＲＡＭ部１２７とから出
力される、コントロール信号、アドレス信号、データ信
号線をピン仕様制御回路１９０でスクランブルし、ライ
タ（第二の電子装置）１２０外部に出力する。出力され
たライタ（第二の電子装置）１２０とシングルチップマ
イコン（第一の電子装置）１００間を行き交う暗号デー
タ１０９は、ピン仕様がスクランブルされているためす
ぐには解読できないものとなっている。次に、マイコン
用暗号アルゴリズム選択部１０８より選択されたアルゴ
リズムナンバーにより、各端子より入力された暗号デー
タ１０９をピン仕様制御回路（制御部）１９２でデスク
ランブルし、不揮発性メモリ部１０１に正常なコントロ
ール信号、アドレス信号、データ信号線として印加さ
れ、書込み・読み出し・消去が正常に行なわれる。ライ
タ用暗号アルゴリズム選択部１２４ならびにマイコン用
暗号アルゴリズム選択部１０８で同一の暗号アルゴリズ
ムが選ばれなければ、暗号データ１０９は正しく解読す
ることができず、従来のピン配置仕様が固定のものに比
べ、格段にメモリデータの不正読み出しを防止できる。

【００３３】（実施の形態５） ［アドレス遷移を変更するアルゴリズムでプロテクト］
以下、本発明の実施の形態５について、図面を参照しな
がら説明する。

【００３４】図６は本発明の一実施の形態における第五
のセキュリティ（アドレス遷移変更暗号アルゴリズム制
御）構成を示すものである。図６において、１００はシ
ングルチップマイコン（第一の電子装置）、１０１は不
揮発性メモリ部、２０１は暗号アルゴリズムにしたがっ
てアドレスの遷移順序を変更するアドレス遷移制御回路
（不揮発性メモリの制御部）、１０８は暗号アルゴリズ
ム選択部である。また、１２０はライタ（第二の電子装
置）（データ書き換え装置）、２００は暗号アルゴリズ
ムにしたがってアドレスの遷移順序を変更するアドレス
遷移制御回路、１９１はライタ（第二の電子装置）制御
回路、１２７は書込みデータを格納するバッファＲＡＭ
部、１２４は暗号アルゴリズム選択部、１０９はライタ
（第二の電子装置）とシングルチップマイコン（第一の
電子装置）間を行き交う暗号データである。表１は本発
明の一実施の形態における第五のセキュリティ手法での
暗号前後データを示すものである。

【００３５】

【表１】

【００３６】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。図６に示すとおり、
ライタ用暗号アルゴリズム選択部１２４より選択された
アルゴリズムナンバーにより、ライタ（第二の電子装
置）制御回路１９１とバッファＲＡＭ部１２７とから出
力されるデータのアドレス遷移順序をアドレス遷移制御
回路２００でスクランブルし、ライタ（第二の電子装
置）１２０外部に出力する。出力された暗号データ１０
９は、表１（ａ）に示すようにアドレスの遷移順序がス
クランブルされているためすぐには解読できないものと
なっている。この時にスクランブルされたアドレス信号
はライタ（第二の電子装置）１２０外部には出力されて
いない。次に、マイコン用暗号アルゴリズム選択部１０
８より選択されたアルゴリズムナンバーにより、各端子
より入力された暗号データ１０９をシングルチップマイ
コン（第一の電子装置）１００内で独自にライタ（第二
の電子装置）のアドレス遷移制御回路２００と同じ動作
するアドレス遷移制御回路（制御部）２０１で、不揮発
性メモリ部１０１の各アドレスに印加され、書込み・読
み出し・消去が正常に行なわれる。従って、ＣＰＵ部に
正規のアドレス遷移で読み出すときは表１（ｂ）に示す
ようなデータとなる。ライタ用暗号アルゴリズム選択部
１２４ならびにマイコン用暗号アルゴリズム選択部１０
８で同一の暗号アルゴリズムが選ばれなければ、暗号デ
ータ１０９は正しく解読することができず、従来のアド
レスが１つづつインクリメントされるものに比べ、格段
にメモリデータの不正読み出しを防止でき、かつピン数
を減らしてもセキュリティ効果を維持できる。

【００３７】（実施の形態６） ［データを変更するアルゴリズムでプロテクト］以下、
本発明の実施の形態６について、図面を参照しながら説
明する。

【００３８】図７は本発明の一実施の形態における第六
のセキュリティ（データ変更暗号アルゴリズム制御）構
成を示すものである。図７において、１００はシングル
チップマイコン（第一の電子装置）、１０１は不揮発性
メモリ部、１０２はＣＰＵ部、２１１は暗号アルゴリズ
ムにしたがってデータ順序を変更するデータ逆変換制御
回路（不揮発性メモリの制御部）、１０８は暗号アルゴ
リズム選択部である。また、１２０はライタ（第二の電
子装置）（データ書き換え装置）、２１０は暗号アルゴ
リズムにしたがってデータ順序を変更するデータ変換制
御回路、１９１はライタ（第二の電子装置）制御回路、
１２７は書込みデータを格納するバッファＲＡＭ部、１
２４は暗号アルゴリズム選択部、１０９はライタ（第二
の電子装置）とシングルチップマイコン（第一の電子装
置）間を行き交う暗号データである。表２は本発明の一
実施の形態における第六のセキュリティ手法での暗号前
後データを示すものである。

【００３９】

【表２】

【００４０】以上のように構成された半導体集積回路に
ついて、以下その動作を説明する。図７に示すとおり、
ライタ用暗号アルゴリズム選択部１２４より選択された
アルゴリズムナンバーにより、バッファＲＡＭ部１２４
から出力されるデータをデータ変換制御回路２１０でス
クランブルし、ライタ（第二の電子装置）１２０外部に
出力する。出力された暗号データ１０９は、表２（ａ）
に示すようにデータがスクランブルされているためすぐ
には解読できないものとなっている。次に、各端子より
入力された暗号データ１０９は、そのままのデータとし
て不揮発性メモリ部１０１に書込み・読み出し・消去が
行なわれる。ＣＰＵ１０２での読み出し時は、マイコン
用暗号アルゴリズム選択部１０８より選択されたアルゴ
リズムナンバーにより、ライタ（第二の電子装置）のデ
ータ変換制御回路２１０と反対の動作するデータ逆変換
制御回路（制御部）２１１で、表２（ｂ）に示すような
データとなり正常にＣＰＵ動作する。ライタ用暗号アル
ゴリズム選択部１２４ならびにマイコン用暗号アルゴリ
ズム選択部１０８で同一の暗号アルゴリズムが選ばれな
ければ、暗号データ１０９は正しく解読することができ
ず、従来のデータが正規に出力されるものに比べ、格段
にメモリデータの不正読み出しを防止できる。

【００４１】

【発明の効果】以上のように本発明は、第一の電子装置
と第二の電子装置とにおけるセキュリティ確認方式にお
いて、セキュリティビットを使わず簡単なセキュリティ
キー（第一の実施の形態）と複数の簡単な暗号アルゴリ
ズム（第二の実施の形態）をライタ（第二の電子装置）
とシングルチップマイコン（第一の電子装置）の双方に
持ち、シングルチップマイコン（第一の電子装置）側の
各暗号アルゴリズムナンバーをライタ（第二の電子装
置）側の各暗号アルゴリズムナンバーとは異なったナン
バーにカスタマイズでき（第二の実施の形態）、選択し
た暗号アルゴリズムナンバーが一致しなければ、シング
ルチップマイコン（第一の電子装置）のメモリデータ
に”０”あるいは”１”を上書きする（第三の実施の形
態）といった手法を提供するもので、シングルチップマ
イコン（第一の電子装置）のデータ・セキュリティ効果
を高くすることのできるという利点を備えた優れた半導
体集積回路を実現できる。

【００４２】また、簡単な回路構成により『ピン仕様変
更暗号アルゴリズム』（第四の実施の形態）を実現で
き、ピン数を減らしても『アドレス遷移変更 暗号アル
ゴリズム』（第五の実施の形態）によりセキュリティ効
果を上げることができ、書き込んだＲＯＭデータをもス
クランブルする『データ変更 暗号アルゴリズム』（第
六の実施の形態）によりセキュリティ効果をさらに高め
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態における半導体集積回路
の構成図

【図２】本発明の一実施の形態における第一のセキュリ
ティ手順の説明図

【図３】本発明の一実施の形態における第二のセキュリ
ティ手順の説明図

【図４】本発明の一実施の形態における第三のセキュリ
ティ手順の説明図

【図５】本発明の一実施の形態における第四のセキュリ
ティ（暗号アルゴリズム制御）構成図

【図６】本発明の一実施の形態における第五のセキュリ
ティ（暗号アルゴリズム制御）構成図

【図７】本発明の一実施の形態における第六のセキュリ
ティ（暗号アルゴリズム制御）構成図

【図８】ライタ（第二の電子装置）によりデータを書込
み／読み出し／消去する説明図

【図９】オンボード書込み装置によりデータを書込み／
読み出し／消去する説明図

【図１０】従来のセキュリティビット方式のシングルチ
ップマイコン（第一の電子装置）の構成図

【図１１】従来の相互暗号アルゴリズム方式のシングル
チップマイコン（第一の電子装置）の構成図

【符号の説明】

１００ シングルチップマイコン（第一の電子装置） １０１ シングルチップマイコン（第一の電子装置）の
不揮発性メモリ部 １０２ シングルチップマイコン（第一の電子装置）の
ＣＰＵ部 １０３ シングルチップマイコン（第一の電子装置）の
不揮発性メモリの制御部 １０４ シングルチップマイコン（第一の電子装置）外
部とのデータ入出力を行う入出力回路部 １０５ シングルチップマイコン（第一の電子装置）の
データ暗号部 １０６ シングルチップマイコン（第一の電子装置）の
メモリデータ比較部 １０７ シングルチップマイコン（第一の電子装置）の
暗号アルゴリズムナンバーカスタマイズ＆比較部 １０８ シングルチップマイコン（第一の電子装置）の
暗号アルゴリズム選択部 １０９ ライタ（第二の電子装置）とシングルチップマ
イコン（第一の電子装置）間を行き交う暗号データ １２０ ライタ（第二の電子装置） １２１ ライタ（第二の電子装置）の制御部 １２２ ライタ（第二の電子装置）のデータ暗号部 １２３ シングルチップマイコン（第一の電子装置）と
のデータ入出力を行うリーダ・ライタ部 １２４ ライタ（第二の電子装置）の暗号アルゴリズム
選択部 １２５ ライタ（第二の電子装置）への入力を行なうキ
ーボード部 １２６ ライタ（第二の電子装置）からの出力を表示す
るディスプレイ部 １２７ ライタ（第二の電子装置）の書込みデータを格
納するバッファＲＡＭ部 １３０ オンボード書込み装置（第二の電子装置） １３１ システムセットボード（カスタム基板） １３２ データ書込み用シリアルケーブル １４０ セキュリティビット １９０ ライタ用暗号アルゴリズムにしたがってピンの
仕様を変更するピン仕様制御回路 １９１ ライタ（第二の電子装置）制御回路 １９２ シングルチップマイコン用暗号アルゴリズムに
したがってピンの仕様を変更するピン仕様制御回路（不
揮発性メモリの制御部） ２００ ライタ用暗号アルゴリズムにしたがってアドレ
スの遷移順序を変更するアドレス遷移制御回路 ２０１ シングルチップマイコン用暗号アルゴリズムに
したがってアドレスの遷移順序を変更するアドレス遷移
制御回路（不揮発性メモリの制御部） ２１０ ライタ用暗号アルゴリズムにしたがってデータ
順序を変更するデータ変換制御回路 ２１１ シングルチップマイコン用暗号アルゴリズムに
したがってデータ順序を変更するデータ逆変換制御回路
（不揮発性メモリの制御部）

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第一の電子装置と第二の電子装置とにお
   ける相互セキュリティ確認方式において、前記第一の電
   子装置は前記第二の電子装置より送信された数アドレス
   に対応するデータに基づいて、前記第二の電子装置の正
   当性を確認する手段を有しており、正当性が確認された
   場合のみ前記第一の電子装置と前記第二の電子装置が次
   のステップへ移行していくことができることを特徴とす
   る半導体集積回路。
2. 【請求項２】 第一の電子装置と第二の電子装置とにお
   ける相互セキュリティ確認方式において、前記第一の電
   子装置と前記第二の電子装置の双方に複数の暗号アルゴ
   リズムを持ち、双方で同一の暗号アルゴリズムを、前記
   第一の電子装置用の暗号アルゴリズムナンバーと前記第
   二の電子装置用の暗号アルゴリズムナンバーとで別々の
   番号にカスタマイズできることを特徴とする半導体集積
   回路。
3. 【請求項３】 第一の電子装置と第二の電子装置とにお
   ける相互セキュリティ確認方式において、前記第一の電
   子装置と前記第二の電子装置の双方に複数の暗号アルゴ
   リズムを持ち、前記第二の電子装置より送信された前記
   第一の電子装置用の暗号アルゴリズムナンバーと前記第
   二の電子装置用の暗号アルゴリズムナンバーを比較し、
   前記第二の電子装置の正当性を確認する手段を有してお
   り、正当性が確認された場合のみ前記第一の電子装置と
   前記第二の電子装置が次のステップへ移行していくこと
   ができ、かつ正当性が確認されなかった場合は前記第二
   の電子装置より前記第一の電子装置のメモリ部へ全ビッ
   ト”０”あるいは”１”データの上書きを行なう手段を
   有していることを特徴とする半導体集積回路。
4. 【請求項４】 第一の電子装置と第二の電子装置とにお
   ける相互セキュリティ確認方式において、前記第二の電
   子装置でデータの書込み・読み出しに必要なアドレス・
   データ・コントロール信号をスクランブルして送受信す
   る暗号アルゴリズム手段を有し、かつ前記第一の電子装
   置でアドレス・データ・コントロール信号をデスクラン
   ブルして送受信する暗号アルゴリズム手段を有してお
   り、送受信するピン仕様が第三者に漏洩せず、大規模な
   回路を追加することなくメモリデータの不正読み出しを
   防止できることを特徴とする半導体集積回路。
5. 【請求項５】 第一の電子装置と第二の電子装置とにお
   ける相互セキュリティ確認方式において、前記第二の電
   子装置内でデータの書込み・読み出しに必要なアドレス
   の遷移順序を複雑化し、その順序でデータ・コントロー
   ルのみを送受信する暗号アルゴリズム手段を有し、かつ
   前記第一の電子装置内で前述の複雑化したアドレスの遷
   移順序でデータ・コントロール信号を送受信する暗号ア
   ルゴリズム手段を有しており、送受信するアドレス信号
   が第三者に漏洩せず、前記第一の電子装置と前記第二の
   電子装置間でのアドレス送受信信号を削減でき、かつメ
   モリデータの不正読み出しを防止できることを特徴とす
   る半導体集積回路。
6. 【請求項６】 第一の電子装置と第二の電子装置とにお
   ける相互セキュリティ確認方式において、前記第二の電
   子装置でデータの書込み・読み出しに必要なデータのピ
   ン順序をアドレス毎にスクランブルし、送受信する暗号
   アルゴリズム手段を有し、かつ前記第一の電子装置のメ
   モリに前述の複雑化したデータのまま書き込む手段を有
   し、ＣＰＵ動作で読み出すときにアドレス毎にデスクラ
   ンブルして受信する暗号アルゴリズム手段を有してお
   り、送受信するデータならびにメモリに書き込まれたデ
   ータも暗号化され、正規のデータが第三者に漏洩せず、
   メモリデータの不正読み出しを防止できることを特徴と
   する半導体集積回路。