JPH0498690A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPH0498690A JPH0498690A JP2215996A JP21599690A JPH0498690A JP H0498690 A JPH0498690 A JP H0498690A JP 2215996 A JP2215996 A JP 2215996A JP 21599690 A JP21599690 A JP 21599690A JP H0498690 A JPH0498690 A JP H0498690A
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- JP
- Japan
- Prior art keywords
- signal
- address
- data
- read
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000010586 diagram Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にアドレス入力端子に
特定のアドレス値の組み合わせを入力することにより、
読出し専用として機能する半導体メモリに関する。
特定のアドレス値の組み合わせを入力することにより、
読出し専用として機能する半導体メモリに関する。
従来の読出し専用のメモリは、第３図の一楕成例に示さ
れるように、アドレス信号入力端子５７と、データ信号
入力端子５９と、読み出し要求信号入力端子５８の３組
の端子を制御する事によりデータの読み出しを行ってい
る。まず最初にアドレス信号入力端子５７に外部よりア
ドレス信号１１４を入力すると、メモリ部１８は前記ア
ドレス信号１１４に対するメモリ内のデータを出力バッ
ファ１９に出力する。次に、前記読み出し要求信号入力
端子５８に外部より読み出し要求信号１１５を入力する
と、データ出力バッファ１９は前記メモリ部１８より入
力されているメモリ内のデータ１１６をデータ信号出力
端子５９に出力する。このようにして、読み出し専用の
半導体メモリのデータを読み出すことが出来る。
れるように、アドレス信号入力端子５７と、データ信号
入力端子５９と、読み出し要求信号入力端子５８の３組
の端子を制御する事によりデータの読み出しを行ってい
る。まず最初にアドレス信号入力端子５７に外部よりア
ドレス信号１１４を入力すると、メモリ部１８は前記ア
ドレス信号１１４に対するメモリ内のデータを出力バッ
ファ１９に出力する。次に、前記読み出し要求信号入力
端子５８に外部より読み出し要求信号１１５を入力する
と、データ出力バッファ１９は前記メモリ部１８より入
力されているメモリ内のデータ１１６をデータ信号出力
端子５９に出力する。このようにして、読み出し専用の
半導体メモリのデータを読み出すことが出来る。
上述した従来の半導体メモリでは、データを読み出すに
は、第３図のアドレス信号入力端子５７にアドレス信号
を入力して、読み出し要求信号入力端子５８に外部より
読み出し要求信号を入力すれば、簡単にデータを読み出
すことが出来る・。しかし、半導体メモリ内に重要なデ
ータなどが入っていれば、半導体メモリが第三者にわた
ったときに、第三者により容易に重要なデータを読み出
すことが出来るというような欠点がある。
は、第３図のアドレス信号入力端子５７にアドレス信号
を入力して、読み出し要求信号入力端子５８に外部より
読み出し要求信号を入力すれば、簡単にデータを読み出
すことが出来る・。しかし、半導体メモリ内に重要なデ
ータなどが入っていれば、半導体メモリが第三者にわた
ったときに、第三者により容易に重要なデータを読み出
すことが出来るというような欠点がある。
本発明の半導体メモリは、所定のアドレス値を含むアド
レス信号を入力して格納するメモリ部と、所定の読み出
し要求信号を介して、前記メモリ部の格納内容を読み出
してデータ出力信号として出力するデータ出力バッファ
と、を有する読み出し専用の半導体メモリにおいて、前
記アドレス信号に含まれるアドレス値を、前記読み出し
要求信号が有効になる単位ごとに取込み、連続したアド
レス値の組み合わせを介して、前記データ出力信号を出
力するか否かを制御する制御回路を備えて構成される。
レス信号を入力して格納するメモリ部と、所定の読み出
し要求信号を介して、前記メモリ部の格納内容を読み出
してデータ出力信号として出力するデータ出力バッファ
と、を有する読み出し専用の半導体メモリにおいて、前
記アドレス信号に含まれるアドレス値を、前記読み出し
要求信号が有効になる単位ごとに取込み、連続したアド
レス値の組み合わせを介して、前記データ出力信号を出
力するか否かを制御する制御回路を備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は本発明の一実施例のブロック図である。まず最初にア
ドレス信号入力端子５１から連続したアドレス値の組み
合わせから成るアドレス信号１０１の最初のアドレス値
を入力し、読み出し要求信号入力端子５２に読み出し要
求信号１０２を入力する。制御回路４には、前記読み出
し要求信号１０２によって前記アドレス信号１０１の最
初のアドレス値が読み込まれる。このようにしてアドレ
ス値の組み合わせを制御回路４に入力することにより、
制御回路４は読み出し可能信号１０４をＡＮＤ回路２に
出力する。それ以降は、従来の実施例と同様に、アドレ
ス信号入力端子５１にアドレス値を入力すると、メモリ
部１アドレス信号１０１に対応するメモリのデータをデ
ータ出力バッファ３に出力し、次に、読み出し要求信号
入力端子５２に読み出し要求信号１０２を入力すると、
ＡＮＤ回路２は読み出し制御信号１０５をデータ出力バ
ッファ３に出力し、データ出力バッファ３は、メモリ部
１から入力されているメモリ内のデータを、データ出力
信号１０３としてデータ信号出力端子５３に出力する。
は本発明の一実施例のブロック図である。まず最初にア
ドレス信号入力端子５１から連続したアドレス値の組み
合わせから成るアドレス信号１０１の最初のアドレス値
を入力し、読み出し要求信号入力端子５２に読み出し要
求信号１０２を入力する。制御回路４には、前記読み出
し要求信号１０２によって前記アドレス信号１０１の最
初のアドレス値が読み込まれる。このようにしてアドレ
ス値の組み合わせを制御回路４に入力することにより、
制御回路４は読み出し可能信号１０４をＡＮＤ回路２に
出力する。それ以降は、従来の実施例と同様に、アドレ
ス信号入力端子５１にアドレス値を入力すると、メモリ
部１アドレス信号１０１に対応するメモリのデータをデ
ータ出力バッファ３に出力し、次に、読み出し要求信号
入力端子５２に読み出し要求信号１０２を入力すると、
ＡＮＤ回路２は読み出し制御信号１０５をデータ出力バ
ッファ３に出力し、データ出力バッファ３は、メモリ部
１から入力されているメモリ内のデータを、データ出力
信号１０３としてデータ信号出力端子５３に出力する。
第２図は、アドレス信号１０１が３組の連続したアドレ
ス値の組み合わせから成る場合の制御回路４の回路構成
例である。本回路は電源投入時、抵抗１６とコンデンサ
１７を含むリセット回路１５によ゛す、フリップ・フロ
ップ７．１１．１４の出力信号１０６．１０７および１
０８と、読み出し可能信号１０４を全てロウ・レベルに
する。
ス値の組み合わせから成る場合の制御回路４の回路構成
例である。本回路は電源投入時、抵抗１６とコンデンサ
１７を含むリセット回路１５によ゛す、フリップ・フロ
ップ７．１１．１４の出力信号１０６．１０７および１
０８と、読み出し可能信号１０４を全てロウ・レベルに
する。
次にアドレス信号入力端子５１を経由して、端子５５か
ら連続したアドレス値の組み合わせから成るアドレス信
号１０１の最初のアドレス値がアドレス・デコーダ５に
入力されると、アドレス・デコーダ５は一致信号１０９
をＡＮＤ回路６に出力する。また信号１１２は、出力信
号１０６がロウ・レベルのためインバータ９によりハイ
レベルとなり、ＡＮＤ回路６はフリップ・フロップ７に
ハイ・レベルを出力する。次に読み出し要求信号入力端
子５２を経由して、端子５４に読み出し要求信号１０２
が入力されると、フリップ・フロップ７はＡＮＤ回路６
からの信号を取り込み、出力信号１０６をハイ・レベル
にする。
ら連続したアドレス値の組み合わせから成るアドレス信
号１０１の最初のアドレス値がアドレス・デコーダ５に
入力されると、アドレス・デコーダ５は一致信号１０９
をＡＮＤ回路６に出力する。また信号１１２は、出力信
号１０６がロウ・レベルのためインバータ９によりハイ
レベルとなり、ＡＮＤ回路６はフリップ・フロップ７に
ハイ・レベルを出力する。次に読み出し要求信号入力端
子５２を経由して、端子５４に読み出し要求信号１０２
が入力されると、フリップ・フロップ７はＡＮＤ回路６
からの信号を取り込み、出力信号１０６をハイ・レベル
にする。
次に、端子５５からアドレス信号１０１に含まれる連続
したアドレス値の組み合わせの２番目のアドレス値がア
ドレス・デコーダ５に入力されると、アドレス・デコー
ダ５は一致信号１１０をＡＮＤ回路８に出力する。跋た
信号１１３は、出力信号１０７がロウ・レベルのためイ
ンバータ１０によりハイ・レベルとなり、ＡＮＤ回路８
はフリップ・７０ツブ１１にハイ・レベルを出力する。
したアドレス値の組み合わせの２番目のアドレス値がア
ドレス・デコーダ５に入力されると、アドレス・デコー
ダ５は一致信号１１０をＡＮＤ回路８に出力する。跋た
信号１１３は、出力信号１０７がロウ・レベルのためイ
ンバータ１０によりハイ・レベルとなり、ＡＮＤ回路８
はフリップ・７０ツブ１１にハイ・レベルを出力する。
次に読み出し要求信号入力端子５２を経由して、端子５
４に読み出し要求信号１０２が入力されると、フリップ
・フロップ１１はＡＮＤ回路８からの信号を取り込み、
出力信号１０７をハイ・レベルにする。またフリップ・
フロップ７は出力信号１０６がハイ・レベルであるため
、インバータ９により信号１１２はロウ・レベルとなり
、ＡＮＤ回路６はロウ・レベルをフリップ・フロップ７
に出力し、読み出し要求信号１０２が入力されるとフリ
ップ・フロップ７は信号１０６をロウ８レベルにする。
４に読み出し要求信号１０２が入力されると、フリップ
・フロップ１１はＡＮＤ回路８からの信号を取り込み、
出力信号１０７をハイ・レベルにする。またフリップ・
フロップ７は出力信号１０６がハイ・レベルであるため
、インバータ９により信号１１２はロウ・レベルとなり
、ＡＮＤ回路６はロウ・レベルをフリップ・フロップ７
に出力し、読み出し要求信号１０２が入力されるとフリ
ップ・フロップ７は信号１０６をロウ８レベルにする。
次に、端子５５からアドレス信号１０１に含まれる連続
したアドレス値の組み合わせの最後のアドレス値がアド
レス・デコーダ５に入力されると、アドレス・デコーダ
５は一致信号１１１をＡＮＤ回路１２に出力する。ＡＮ
Ｄ回路１２は、信号１０７と信号１１１との入力により
ＯＲ回路１３にハイ・レベルを出力し、ＯＲ回路１３は
フリップ・フロップ１４にハイ・レベルを出力する。次
に、端子５４に読み出し要求信号１０２が入力されると
、フリップ・フロップ１４はＯＲ回路１３からの信号を
取り込み、読み出し可能信号１０４をハイ・レベルにす
る。また読み出し可能信号１０４がハイ・レベルになる
と、フリップ・フロップ１４に入力される信号は常にハ
イ・レベルとなるため、アドレス入力端子５１からどの
ようなアドレス値が入力されても、読み出し可能信号１
０４はハイ・レベルのままである。このようにして、本
発明の制御回路を実現することが出来る。同様な方法で
、任意の連続したアドレス値の組み合わせによるアドレ
ス信号に対しても、この制御回路を実現することが出来
る。
したアドレス値の組み合わせの最後のアドレス値がアド
レス・デコーダ５に入力されると、アドレス・デコーダ
５は一致信号１１１をＡＮＤ回路１２に出力する。ＡＮ
Ｄ回路１２は、信号１０７と信号１１１との入力により
ＯＲ回路１３にハイ・レベルを出力し、ＯＲ回路１３は
フリップ・フロップ１４にハイ・レベルを出力する。次
に、端子５４に読み出し要求信号１０２が入力されると
、フリップ・フロップ１４はＯＲ回路１３からの信号を
取り込み、読み出し可能信号１０４をハイ・レベルにす
る。また読み出し可能信号１０４がハイ・レベルになる
と、フリップ・フロップ１４に入力される信号は常にハ
イ・レベルとなるため、アドレス入力端子５１からどの
ようなアドレス値が入力されても、読み出し可能信号１
０４はハイ・レベルのままである。このようにして、本
発明の制御回路を実現することが出来る。同様な方法で
、任意の連続したアドレス値の組み合わせによるアドレ
ス信号に対しても、この制御回路を実現することが出来
る。
以上説明したように、本発明はデータを読み出す際に、
アドレス信号として、最初に連続したアドレス入力の組
み合わせを当該半導体メモリに入力する必要があるため
、連続したアドレス入力の組み合わせを知らない第三者
から、半導体メモリのデータを保護することが出来ると
いう効果がある。訣た、最初に連続したアドレス入力の
組み合わせによるアドレス信号を外部より入力するだけ
で、従来の読み出し専用の半導体メモリと同じ制御方法
で使用できるという効果がある。
アドレス信号として、最初に連続したアドレス入力の組
み合わせを当該半導体メモリに入力する必要があるため
、連続したアドレス入力の組み合わせを知らない第三者
から、半導体メモリのデータを保護することが出来ると
いう効果がある。訣た、最初に連続したアドレス入力の
組み合わせによるアドレス信号を外部より入力するだけ
で、従来の読み出し専用の半導体メモリと同じ制御方法
で使用できるという効果がある。
第１図は本発明の一実施例のブロック図、第２図は前記
実施例に含まれる制御回路のブロック図、第３図は従来
例のブロック図である。 図において、１．１８・・・メモリ部、２．６．８．１
２・・・ＡＮＤ回路、３．１９・・・データ出力バッフ
ァ、４・・・制御回路、５・・・アドレス・デコーダ、
７．１１．１４・・・フリップ・フロップ、９．１０・
・・インバータ、１３・・・ＯＲ回路、１５・・・リセ
ット回路、１６・・・抵抗、１７・・・コンデンサ。
実施例に含まれる制御回路のブロック図、第３図は従来
例のブロック図である。 図において、１．１８・・・メモリ部、２．６．８．１
２・・・ＡＮＤ回路、３．１９・・・データ出力バッフ
ァ、４・・・制御回路、５・・・アドレス・デコーダ、
７．１１．１４・・・フリップ・フロップ、９．１０・
・・インバータ、１３・・・ＯＲ回路、１５・・・リセ
ット回路、１６・・・抵抗、１７・・・コンデンサ。
Claims (1)
- 所定のアドレス値を含むアドレス信号を入力して格納
するメモリ部と、所定の読み出し要求信号を介して、前
記メモリ部の格納内容を読み出してデータ出力信号とし
て出力するデータ出力バッファと、を有する読み出し専
用の半導体メモリにおいて、前記アドレス信号に含まれ
るアドレス値を、前記読み出し要求信号が有効になる単
位ごとに取込み、連続したアドレス値の組み合わせを介
して、前記データ出力信号を出力するか否かを制御する
制御回路を備えることを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215996A JPH0498690A (ja) | 1990-08-16 | 1990-08-16 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2215996A JPH0498690A (ja) | 1990-08-16 | 1990-08-16 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498690A true JPH0498690A (ja) | 1992-03-31 |
Family
ID=16681676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2215996A Pending JPH0498690A (ja) | 1990-08-16 | 1990-08-16 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498690A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233867A (ja) * | 1986-04-03 | 1987-10-14 | Nec Corp | リ−ドオンリメモリ |
| JPS62236055A (ja) * | 1986-04-07 | 1987-10-16 | Matsushita Electric Ind Co Ltd | Ｅｅｐｒｏｍ機密保持回路 |
-
1990
- 1990-08-16 JP JP2215996A patent/JPH0498690A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62233867A (ja) * | 1986-04-03 | 1987-10-14 | Nec Corp | リ−ドオンリメモリ |
| JPS62236055A (ja) * | 1986-04-07 | 1987-10-16 | Matsushita Electric Ind Co Ltd | Ｅｅｐｒｏｍ機密保持回路 |
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