WO2015053440A1 - 식별 키 생성 장치 및 방법 - Google Patents

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WO2015053440A1
WO2015053440A1 PCT/KR2014/001250 KR2014001250W WO2015053440A1 WO 2015053440 A1 WO2015053440 A1 WO 2015053440A1 KR 2014001250 W KR2014001250 W KR 2014001250W WO 2015053440 A1 WO2015053440 A1 WO 2015053440A1
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node
threshold
spacing
identification key
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최병덕
김동규
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(주) 아이씨티케이
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Definitions

  • the present invention relates to an apparatus and a method for generating an identification key for hardware security, and more particularly, to an apparatus and a method for generating an identification key by implementing a physically unclonable function (PUF) using semiconductor process variation.
  • PAF physically unclonable function
  • the PUF may provide an identification key that is an unpredictable digital value. Although individual PUFs are given the correct manufacturing process and are manufactured in the same design and process, the digital values provided by the individual PUFs are different.
  • POWF physical one-way function practically impossible to be duplicated
  • PUF can be used to generate cryptographic keys for security and / or authentication.
  • PUF may be used to provide a unique key to distinguish devices from one another.
  • Korean Patent Registration No. 10-1139630 (hereinafter '630 patent) has been presented a method for implementing the PUF.
  • the '630 patent proposes a method that uses a process variation of a semiconductor to probabilistically determine whether an inter-layer contact or via is generated between conductive layers of the semiconductor. It became.
  • the first conductive layer formed on the semiconductor chip A second conductive layer formed on the semiconductor chip, wherein a spacing between the first conductive layer and the second conductive layer is greater than or equal to a first threshold and less than or equal to a second threshold; And a reader for identifying whether a short circuit between the first node associated with the first conductive layer and the second node associated with the second conductive layer is short-circuited and providing an identification key is provided. .
  • the first threshold may include the first conductive layer and the first threshold value such that a difference between a probability of shorting between the first node and the second node and a probability of not shorting is within a predetermined error range. It may be a lower limit of the spacing range between the two conductive layers, and the second threshold may be an upper limit of the range.
  • whether the first node and the second node are short-circuited by the first conductive layer and the second conductive layer may be randomly determined by a process deviation generated in the semiconductor chip. Can be.
  • At least one of the first conductive layer and the second conductive layer may be at least part of the individually patterned wires.
  • At least one of the first conductive layer and the second conductive layer may correspond to at least one of N-well, P-well, N + active, P + active, poly, and metal included in the semiconductor chip. Can be.
  • the first threshold may include: the first conductive layer and the first conductive layer and the second conductive layer to ensure a short circuit between the first node and the second node; A value greater than or equal to the maximum spacing between the second conductive layers, wherein the second threshold value ensures that the first node and the second node are opened by the first conductive layer and the second conductive layer. It may be a value less than or equal to the minimum spacing between the first conductive layer and the second conductive layer.
  • an identification key generating device for generating an N-bit identification key including N unit cells each generating a 1-bit digital value, wherein at least one of the N unit cells comprises: a semiconductor chip; A first conductive layer formed; A second conductive layer formed on the semiconductor chip, wherein a spacing between the first conductive layer and the second conductive layer is greater than or equal to a first threshold and less than or equal to a second threshold; And a reader for identifying whether a short circuit between the first node associated with the first conductive layer and the second node associated with the second conductive layer is short-circuited and providing an identification key is provided. .
  • the first threshold may include the first conductive layer and the first threshold value such that a difference between a probability of shorting between the first node and the second node and a probability of not shorting is within a predetermined error range. It may be a lower limit of the spacing range between the two conductive layers, and the second threshold may be an upper limit of the range.
  • whether the first node and the second node are short-circuited by the first conductive layer and the second conductive layer may be randomly determined by a process deviation generated in the semiconductor chip. Can be.
  • the first threshold value is determined by the first conductive layer and the second conductive layer, and the first conductive layer ensures that a short circuit between the first node and the second node is performed.
  • a method comprising: disposing a first conductive layer and a second conductive layer on a semiconductor; And disposing a read portion on the semiconductor that reads whether a short circuit exists between a first node associated with the first conductive layer and a second node associated with the second conductive layer.
  • the spacing between the layer and the second conductive layer is arranged to have a spacing above a first threshold and below a second threshold, wherein the first threshold and the second threshold are the first node and the first threshold.
  • whether the first node and the second node are short-circuited by the first conductive layer and the second conductive layer may be randomly determined by a process variation generated in the semiconductor chip. .
  • the first threshold value may include the first conductive layer and the first threshold value such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range. It may be a lower limit of the spacing range between the two conductive layers, and the second threshold may be an upper limit of the range.
  • the first conductive layer and the second conductive layer may be at least some of the individually patterned wires.
  • At least one of the first conductive layer and the second conductive layer may correspond to at least one of N-well, P-well, N + active, P + active, poly, and metal included in the semiconductor chip. Can be.
  • generating a potential difference between a first node associated with a first conductive layer included in a semiconductor chip and a second node associated with a second conductive layer—the first conductive layer and the second conductive layer Spacing in between has a spacing above a first threshold and below a second threshold;
  • a reading unit identifying whether the short circuit is between the first node and the second node and providing an identification key, wherein the first threshold value and the second threshold value are determined by the first node and the second node.
  • the first threshold is the first conductive layer and the second such that the difference between the probability of shorting the first node and the second node and the probability of not shorting is within a predetermined error range.
  • the lower limit value of the spacing range between the conductive layers, and the second threshold value may be an upper limit value of the range.
  • whether the short circuit between the first node and the second node is short may be randomly determined by a process deviation generated in the semiconductor chip.
  • FIG. 1 illustrates an apparatus for generating an identification key for generating an N-bit identification key according to an embodiment.
  • FIG. 2 is a conceptual diagram illustrating a configuration of an apparatus for generating an identification key according to an embodiment.
  • FIG. 3 is a conceptual diagram illustrating that patterning of a layer is not shorted or shorted between nodes according to a spacing value according to an embodiment.
  • FIG. 4 is a graph illustrating a probability of opening between nodes according to a spacing value according to an embodiment.
  • FIG. 5 is a diagram illustrating a case in which an identification key generation circuit is open between nodes.
  • FIG. 6 is a diagram illustrating a short circuit between nodes in an identification key generation circuit, according to an exemplary embodiment.
  • FIG. 7 is a flowchart illustrating a method of manufacturing an apparatus for generating an identification key according to an embodiment.
  • FIG. 8 is a flowchart illustrating a design method of an apparatus for generating an identification key according to an embodiment.
  • FIG. 9 is a flowchart illustrating a method of generating an identification key according to an embodiment.
  • FIG. 1 illustrates an apparatus for generating an identification key for generating an N-bit identification key according to an embodiment.
  • the apparatus 100 for generating identification keys may include N unit cells (where N is a natural number).
  • a digital value of 1 bit may be provided from each of the N unit cells, so that the identification key generating apparatus 100 may provide an identification key of N bits.
  • the identification key generation device 100 may generate an identification key that does not change with time using a semiconductor process, and the generated identification key is random, but does not change over time.
  • the confidence that the generated identification key is used in the security field is the randomness of the generated identification key (or may be referred to as 'random') and the time-invariance that the value does not change over time.
  • the identification key generation device 100 may provide such a high level of randomness and time invariance.
  • the identification key generation device 100 may be included as at least part of a semiconductor chip. In this case, whether or not a short between nodes generated in the semiconductor drafting process is randomly determined, and since a short between the nodes does not change with time or with an environment of use, an identification key generated once does not change. Do not.
  • the conductive layers may be arranged to have a spacing smaller than the minimum spacing on a design rule specified to ensure openness between nodes, according to the arrangement, whether shorting between the conductive layers is probabilistic
  • the identification key generation apparatus 100 having randomness may be implemented by being determined as.
  • the spacing refers to a gap between the first conductive layer and the second conductive layer.
  • the process fails, but it may be used to generate an identification key having randomness. That is, randomly occurring (normally) process failures are used to generate a PUF that generates a random identification key.
  • each of the unit cells may include a first conductive layer, a second conductive layer, and a read portion.
  • the spacing value between the conductive layers can be adjusted so that the ratio between the case of short-circuit between the conductive layers and the case of the non-conducting layer has the same probability as half as possible. Even with such adjustments, it may not be guaranteed that the ratio of shorts (such as digital value 0) and otherwise (such as digital value 1) is stochasticly identical.
  • the probability of shorting (or opening) between the first node and the second node may vary according to a spacing value that is a gap between the first conductive layer and the second conductive layer.
  • a spacing value that is a gap between the first conductive layer and the second conductive layer. The closer to the maximum spacing value to ensure that the first node and the second node is shorted, the greater the probability of shorting, and to the minimum spacing value to ensure that the first node and the second node are open. The closer it is, the greater the probability of opening.
  • the probability of shorting or the probability of opening becomes larger, the generated identification key becomes less random.
  • FIG. 2 is a conceptual diagram illustrating a configuration of an apparatus for generating an identification key according to an embodiment.
  • the unit cell 110 may include a first conductive layer 210, a second conductive layer 220, and a readout 230 included in the semiconductor chip.
  • the spacing value between the first conductive layer 210 and the second conductive layer 220 has a spacing value of more than a first threshold and less than or equal to a second threshold.
  • the first threshold and the second threshold have a value less than the minimum spacing on a design rule specified to ensure openness between the first node and the second node.
  • This spacing adjustment can be made at the semiconductor design stage. However, this is only some embodiments, and it is also possible to produce the same result through operation in the process, and thus, some of the design or process steps are not to be limited to some embodiments by this description.
  • the spacing value between the first conductive layer 210 and the second conductive layer 220 is a minimum spacing value on a design rule specified to ensure opening between the first node and the second node. As it becomes smaller, the probability of opening between the first node and the second node may gradually decrease. In this case, the probability that the patterns of the first conductive layer and the second conductive layer are connected may gradually increase.
  • the spacing value is set to be less than the minimum spacing value that ensures the opening between the conductive layers (first conductive layer and the second conductive layer), and the maximum spacing that guarantees a short between the conductive layers. It can be set larger than yis value.
  • the first node associated with the first conductive layer 210 and the second node associated with the second conductive layer 220 may have a probability that both open and short circuits may appear.
  • the first threshold may include the first conductive layer and the first threshold value such that a difference between a probability of shorting between the first node and the second node and a probability of not shorting is within a predetermined error range. It may be a lower limit of the spacing range between the two conductive layers.
  • the second threshold may be an upper limit of the range.
  • the first node and the second node may be conductive wires included in the same layer of the semiconductor chip.
  • At least one of the first node and the second node may correspond to an N-well, a P-well, an N + active, a P + active, poly, and a metal.
  • each of the first node and the second node may be at least a portion of wires patterned in parallel with each other.
  • the reader 230 identifies whether the short circuit between the first node and the second node is shorted.
  • the reader 230 may output the digital value 0 (or 1) when the short circuit occurs. Otherwise, the reader 230 may output the digital value 1 (or 0). 6 to be described later.
  • Whether the first node and the second node are short-circuited may be randomly determined by a process variation generated in the semiconductor chip.
  • FIG. 3 is a conceptual diagram illustrating a case in which patterning of a layer is shorted between nodes according to a spacing value, and a case in which a short is not shorted.
  • Minimum spacing in the design rules ensures that the first node 334 associated with the first conductive layer and the second node 335 associated with the second conductive layer are not electrically connected. As the spacing between the conductive layers becomes smaller and below a particular spacing, layers that are not shown in the layout or mask may be added or remain between the first node and the second node. When the layer is added or left, the probability that the first node and the second node are open begins to decrease gradually. Another specific spacing is no longer patterned open between the first node and the second node.
  • the group 310 represents a case 311 when the spacing value between the first conductive layer and the second conductive layer is greater than S H. All nodes in the group 310 are open.
  • the S H value is a minimum spacing value that guarantees an open state between nodes among the spacing values between conductive layers. If the value is equal to or greater than S H , the node is electrically open between nodes in the semiconductor manufacturing process.
  • the conductive layers when the conductive layers are arranged to have a spacing value greater than or equal to an S H value, the conductive layers may correspond to at least one of the patterning 1 312 and the patterning 2 313. Both the patterning 1 312 and the patterning 2 313 are open between the first node and the second node.
  • group 320 represents a case in which the spacing value between the first conductive layer and the second conductive layer is equal to or less than the S L value (321). All of the group 320 nodes have a short circuit state.
  • the S L value is a maximum spacing value that guarantees a short-circuit state between nodes among the spacing values between the conductive layers. If the value is less than the S L value, a short circuit state occurs between nodes in the semiconductor manufacturing process.
  • it may correspond to at least one of patterning 1 322 and patterning 2 323, and both patterning 1 322 and patterning 2 323 are short-circuited between a first node and a second node. to be.
  • the group 330 represents a case in which the spacing values of the first conductive layer and the second conductive layer are equal to or greater than the S L value and equal to or less than the S H value. Both short and open states may appear between nodes of the group 330. The closer the S L value is, the smaller the probability of opening between nodes becomes, and the greater the probability of shorting. On the other hand, the closer the S H value is, the greater the probability of opening between the nodes. If the probability of shorting or non-shorting becomes larger, the randomness of the generated identification key is reduced.
  • the spacing value may be adjusted to be within a predetermined error range such that the randomness of the generated identification key is sufficiently guaranteed.
  • the spacing value may be adjusted so that the ratio between shorting and non-shorting between nodes has the same probability as half as possible. The randomness of the generated identification key can be sufficiently guaranteed by having the same probability.
  • a splicing value at which the probability of opening between the first node and the second node is 1/2 may be determined as an S M value.
  • the S M value is theoretically 1/2 shorted or open between the nodes. Errors can also occur when adjusting the spacing value in the semiconductor manufacturing process. A range that can tolerate the error can be determined.
  • the first threshold value is such that the difference between the probability of shorting the first node and the second node and the probability of not shorting is within a predetermined error range and the first conductive layer and the second conductive layer. It may be a lower limit of the spacing range by.
  • the second threshold may be an upper limit of the range.
  • FIG. 4 is a graph illustrating a probability of opening between nodes according to a spacing value according to an embodiment.
  • the horizontal axis of the graph represents a spacing value, which is a distance between the first conductive layer and the second conductive layer.
  • the vertical axis of the graph represents a probability of opening the first node and the second node.
  • the S min value represents a minimum spacing value on a design rule specified to ensure openness between the first node and the second node.
  • the S H value is a minimum spacing value that ensures electrical opening between the first node and the second node.
  • the S L value is the maximum spacing value that guarantees a short between the first node and the second node.
  • the S M value is theoretically a spacing value with a 50% probability of shorting or opening between the first node and the second node, respectively.
  • the spacing value when the spacing value becomes an S M value, theoretically random number is guaranteed. Even if the semiconductor chip is manufactured using the spacing value as the S M value, there may be a process variation. There may be some errors in the actual manufacturing results due to the process deviation. In practical processes, it may be difficult to accurately determine the S M value. Therefore, the spacing value can be set to a value close to the S M value as much as possible by repeating the manufacturing and identification key measurement while different spacing between the first conductive layer and the second conductive layer.
  • the condition of the identification key generation device may be satisfied.
  • the S 1 adjusts the first conductive layer and the second interval of the conductive layer by, a short-circuit if the between the first node and the second node having a predetermined tolerance of 50% and It can be set within the S 2 range.
  • the S 1 value may be a lower limit value of a spacing range such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range. It may be a value greater than or equal to the maximum spacing to ensure that the node and the second node are shorted.
  • the S 2 value may be an upper limit value of a spacing range such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range, and the first node And a minimum spacing that ensures that the second node is opened.
  • FIG. 5 is a diagram illustrating an example of opening between nodes in an identification key generation circuit according to an embodiment.
  • the specific circuit 500 for generating the identification key may include an identification key generator 510 and a reader 520.
  • the identification key generator 510 may include a first conductive layer and a second conductive layer.
  • the reader 520 may identify whether the first node and the second node are electrically shorted and provide an identification key.
  • the readout 520 may have a structure of a pull-down circuit composed of a resistor and an NMOS transistor.
  • the connection between the output node and the drain node of the NMOS transistor may be opened or shorted depending on whether the first node and the second node of the identification key generator 510 are open or shorted.
  • the output value is 1 if the first node and the second node is open.
  • FIG. 6 is a diagram illustrating a short circuit between nodes in an identification key generation circuit according to an exemplary embodiment.
  • the specific circuit 600 for generating the identification key may include an identification key generator 610 and a reader 620.
  • the identification key generator 610 may include a first conductive layer and a second conductive layer.
  • the reader 620 may identify whether the first node and the second node are shorted and provide an identification key.
  • the readout 620 may be a structure of a pull-down circuit composed of a resistor and an NMOS transistor.
  • the connection between the output node and the drain node of the NMOS transistor may be opened or shorted depending on whether the first node and the second node of the identification key generator 510 are open or shorted.
  • the output value is zero if the first node and the second node is a short circuit state.
  • FIG. 7 is a flowchart illustrating a method of manufacturing an apparatus for generating an identification key according to an embodiment.
  • a first conductive layer and a second conductive layer may be formed in the semiconductor chip layout.
  • the first node may be associated with the first conductive layer and the second node may be associated with the second conductive layer.
  • the spacing between the first conductive layer and the second conductive layer may be greater than or equal to a first threshold and less than or equal to a second threshold.
  • the first threshold value and the second threshold value may be values less than a minimum spacing on a design rule specified to ensure openness between the first node and the second node.
  • a read portion may be formed in the semiconductor chip layout.
  • FIG. 8 is a flowchart illustrating a design method of an apparatus for generating an identification key according to an embodiment.
  • a first conductive layer and a second conductive layer may be disposed in the semiconductor layout.
  • the spacing between the first conductive layer and the second conductive layer may be arranged to have a spacing of more than the first threshold value and less than the second threshold value.
  • the first threshold value and the second threshold value may be values less than the minimum spacing on a design rule specified to ensure electrical opening between the first node and the second node.
  • the first threshold is the first conductive layer and the second such that the difference between the probability of shorting the first node and the second node and the probability of not shorting is within a predetermined error range. It may be a lower limit of the spacing range between the conductive layers.
  • the second threshold value may be an upper limit value of the range.
  • the first conductive layer and the second conductive layer may be disposed to be within the predetermined error range.
  • At least one of the first conductive layer and the second conductive layer may correspond to at least one of N-well, P-well, N + active, P + active, poly, and metal included in a semiconductor chip. Can be.
  • a read portion may be disposed in the semiconductor chip layout.
  • the reader may read whether the short circuit between the first node and the second node is electrically shorted.
  • FIG. 9 is a flowchart illustrating a method of generating an identification key according to an embodiment.
  • a potential difference may be generated between the first node and the second node in the semiconductor chip.
  • the first node may be associated with a first conductive layer and the second node may be associated with a second conductive layer.
  • the spacing between the first conductive layer and the second conductive layer may have a spacing greater than or equal to a first threshold and less than or equal to a second threshold.
  • the first threshold is the first conductive layer and the second such that the difference between the probability of shorting the first node and the second node and the probability of not shorting is within a predetermined error range. It may be a lower limit of the spacing range between the conductive layers.
  • the second threshold may be an upper limit of the range.
  • an identification key may be provided by identifying whether a short circuit exists between the first node and the second node.
  • the apparatus described above may be implemented as a hardware component, a software component, and / or a combination of hardware components and software components.
  • the devices and components described in the embodiments may be, for example, processors, controllers, arithmetic logic units (ALUs), digital signal processors, microcomputers, field programmable arrays (FPAs), It may be implemented using one or more general purpose or special purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions.
  • the processing device may execute an operating system (OS) and one or more software applications running on the operating system.
  • the processing device may also access, store, manipulate, process, and generate data in response to the execution of the software.
  • OS operating system
  • the processing device may also access, store, manipulate, process, and generate data in response to the execution of the software.
  • processing device includes a plurality of processing elements and / or a plurality of types of processing elements. It can be seen that it may include.
  • the processing device may include a plurality of processors or one processor and one controller.
  • other processing configurations are possible, such as parallel processors.
  • the software may include a computer program, code, instructions, or a combination of one or more of the above, and configure the processing device to operate as desired, or process it independently or collectively. You can command the device.
  • Software and / or data may be any type of machine, component, physical device, virtual equipment, computer storage medium or device in order to be interpreted by or to provide instructions or data to the processing device. Or may be permanently or temporarily embodied in a signal wave to be transmitted.
  • the software may be distributed over networked computer systems so that they may be stored or executed in a distributed manner.
  • Software and data may be stored on one or more computer readable recording media.
  • the method according to the embodiment may be embodied in the form of program instructions that can be executed by various computer means and recorded in a computer readable medium.
  • the computer readable medium may include program instructions, data files, data structures, etc. alone or in combination.
  • the program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts.
  • Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks.
  • Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like.
  • the hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

Abstract

식별 키 생성 장치가 제공된다. 상기 장치는, 반도체 칩에 형성되는 제1 전도성 레이어; 상기 반도체 칩에 형성되는 제2 전도성 레이어 - 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 스패이싱은 제1 임계값 이상 제2 임계값 이하임-; 및 상기 제1 전도성 레이어에 연관되는 제1 노드와, 상기 제2 전도성 레이어에 연관되는 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함할 수 있다.

Description

식별 키 생성 장치 및 방법
하드웨어 보안을 위해 식별 키를 생성하는 장치 및 방법에 연관되며, 보다 구체적으로는 반도체 공정 편차를 이용하여 PUF(Physically Unclonable Function)를 구현하여 식별 키를 생성하는 장치 및 방법에 연관된다.
정보화 사회가 고도화 됨에 따라 개인 정보 보호의 필요성도 높아지고 있고, 개인 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 요구된다.
최근에는 컴퓨팅 디바이스에 저장된 식별 키에 대하여, 부채널 공격(side channel attack), 역공학(reverse engineering) 공격 등의 다양한 공격이 이루어지고 있는 추세이다. 이런 공격에 대하여 안전하게 식별 키를 생성 및 저장하는 방법으로 PUF 기술이 개발되고 있다.
PUF는 예측 불가능한 (Unpredictable) 디지털 값인 식별 키를 제공할 수 있다. 개개의 PUF들은 정확한 제조 공정이 주어지고, 동일한 설계 및 공정에서 제조되더라도, 상기 개개의 PUF들이 제공하는 디지털 값은 다르다.
따라서, 복제가 불가능한 POWF (Physical One-Way Function practically impossible to be duplicated)로 지칭될 수도 있다.
이러한 PUF의 특성은 보안 및/또는 인증을 위한 암호 키의 생성에 이용될 수 있다. 이를테면, 디바이스를 다른 디바이스와 구별하기 위한 유니크 키(Unique key to distinguish devices from one another)를 제공하기 위해 PUF가 이용될 수 있다.
한국 등록특허 10-1139630호(이하 '630 특허)에서 PUF를 구현하는 방법이 제시된 바 있다. '630 특허에서는 반도체의 공정 편차(Process variation)를 이용하여 반도체의 전도성 레이어들 사이의 인터-레이어 컨택(inter-layer contact) 또는 비아(via)의 생성 여부가 확률적으로 결정되도록 한 방법이 제시되었다.
일측에 따르면, 반도체 칩에 형성되는 제1 전도성 레이어; 상기 반도체 칩에 형성되는 제2 전도성 레이어 - 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 스패이싱은 제1 임계값 이상 제2 임계값 이하임-; 및 상기 제1 전도성 레이어에 연관되는 제1 노드와, 상기 제2 전도성 레이어에 연관되는 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함하는 식별 키 생성 장치가 제공된다.
일실시예에 따르면, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이에 의한 스패이싱 범위의 하한 값이고, 상기 제2 임계값은, 상기 범위의 상한 값일 수 있다.
다른 일실시예에 따르면, 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩에서 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
또 다른 일실시예에 따르면, 상기 제1 전도성 레이어 및 상기 제2 전도성 레이어 중 적어도 하나는 개별적으로 패터닝 되는 와이어들의 적어도 일부일 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어 및 상기 제2 전도성 레이어 중 적어도 하나는, 상기 반도체 칩 내에 포함되는 N-웰, P-웰, N+ 액티브, P+ 액티브, 폴리 및 금속 중 적어도 하나에 대응할 수 있다.
다른 일실시예에 따르면, 상기 제1 임계값은, 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 최대 스패이싱 이상의 값이고, 상기 제2 임계값은, 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 최소 스패이싱 이하의 값일 수 있다.
다른 일측에 따르면, 각각 1-bit의 디지털 값을 생성하는 N 개의 단위 셀을 포함하여 N 비트의 식별 키를 생성하는 식별 키 생성 장치에 있어서, 상기 N 개의 단위 셀 중 적어도 하나는: 반도체 칩에 형성되는 제1 전도성 레이어; 상기 반도체 칩에 형성되는 제2 전도성 레이어 - 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 스패이싱은 제1 임계값 이상 제2 임계값 이하임-; 및 상기 제1 전도성 레이어에 연관되는 제1 노드와, 상기 제2 전도성 레이어에 연관되는 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함하는 식별 키 생성 장치가 제공된다.
일실시예에 따르면, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이에 의한 스패이싱 범위의 하한 값이고, 상기 제2 임계값은, 상기 범위의 상한 값일 수 있다.
다른 일실시예에 따르면, 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩에서 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
또 다른 일실시예에 따르면, 상기 제1 임계값은 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 최대 스패이싱 이상의 값이고, 상기 제2 임계값은 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해, 상기 제1 노드와 상기 제2 노드사이가 개방되는 것을 보장하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 최소 스패이싱 이하의 값일 수 있다.
또 다른 일측에 따르면, 반도체 상에 제1 전도성 레이어 및 제2 전도성 레이어를 배치하는 단계; 및 상기 제1 전도성 레이어에 연관되는 제1 노드와 상기 제2 전도성 레이어에 연관되는 제2 노드 사이가 단락되는지의 여부를 판독하는 독출부를 상기 반도체 상에 배치하는 단계를 포함하며, 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 스패이싱이 제1 임계값 이상 및 제2 임계값 이하의 스패이싱을 갖도록 배치되며, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 노드와 상기 제2 노드 사이의 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 미만의 값임 - 식별 키 생성 장치의 제조 방법이 제공된다.
일실시예에 따르면, 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해 상기 제1 노드와 상기 제2 노드가 단락되는지의 여부는 상기 반도체 칩에서 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
다른 일실시예에 따르면, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 사이에 의한 스패이싱 범위의 하한 값이고, 상기 제2 임계값은, 상기 범위의 상한 값일 수 있다.
또 다른 일실시예에 따르면, 상기 제1 전도성 레이어 및 상기 제2 전도성 레이어는 개별적으로 패터닝 되는 와이어들의 적어도 일부일 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어 및 상기 제2 전도성 레이어 중 적어도 하나는, 상기 반도체 칩 내에 포함되는 N-웰, P-웰, N+ 액티브, P+ 액티브, 폴리 및 금속 중 적어도 하나에 대응할 수 있다.
또 다른 일측에 따르면, 반도체 칩에 포함되는 제1 전도성 레이어에 연관되는 제1 노드와 제2 전도성 레이어와 연관되는 제2 노드 사이에 전위차를 생성하는 단계 - 상기 제1 전도성 레이어 및 제2 전도성 레이어 사이의 스패이싱은 제1 임계값 이상 및 제2 임계값 이하의 스패이싱을 가짐 -; 및 독출부가 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 단계를 포함하며, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 노드와 상기 제2 노드 사이의 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 미만의 값인 식별 키 생성 방법이 제공된다.
일실시예에 따르면, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이에 의한 스패이싱 범위의 하한 값이고, 상기 제2 임계값은, 상기 범위의 상한 값일 수 있다.
다른 일실시예에 따르면, 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩에서 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
도 1은 일실시예에 따른 N 비트의 식별 키를 생성하는 식별 키 생성 장치를 도시한다.
도 2는 일실시예에 따른 식별 키 생성 장치의 구성을 설명하기 위한 개념도이다.
도 3은 일실시예에 따른 스패이싱 값에 따라 레이어의 패터닝(patterning)이 노드 간에 단락되거나 단락되지 않는 것을 설명하는 개념도이다.
도 4는 일실시예에 따른 스패이싱 값에 따라 노드 간에 개방되는 확률을 도시한 그래프이다.
도 5는 일실시예에 따른 식별 키 생성 회로에서 노드 간에 개방이 된 경우를 도시한 도면이다.
도 6은 일실시예에 따른 식별 키 생성 회로에서 노드 간에 단락이 된 경우를 도시한 도면이다.
도 7은 일실시예에 따른 식별키 생성 장치의 제조 방법을 도시하는 흐름도이다.
도 8은 일실시예에 따른 식별키 생성 장치의 설계 방법을 도시하는 흐름도이다.
도 9는 일실시예에 따른 식별키 생성 방법을 도시하는 흐름도이다.
이하에서, 본 발명의 일부 실시예, 구체적인 특징 및 이점들은 첨부도면에 의거한 다음의 상세한 설명으로 더욱 명백해질 것이다. 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다.
이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 발명자가 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 할 것이다. 또한, 본 발명에 관련된 공지 기능 및 그 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는, 그 구체적인 설명을 생략하였음에 유의해야 할 것이다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
도 1은 일실시예에 따른 N 비트의 식별 키를 생성하는 식별 키 생성 장치를 도시한다.
일실시예에 따르면, 식별 키 생성 장치(100)은 N 개(단, N은 자연수)의 단위 셀들(110, 120 등)을 포함할 수 있다.
N 개의 단위셀들 각각으로부터 1 비트(Bit)의 디지털 값이 제공되어, 상기 식별 키 생성 장치(100)는 N 비트의 식별 키를 제공할 수 있다.
식별 키 생성 장치(100)는 반도체 공정을 이용하여 시간에 따라 변하지 않는 식별 키를 생성할 수 있으며, 생성된 식별 키는 무작위적(random)이지만, 시간이 지나더라도 변하지 않는다.
생성되는 식별 키가 보안 분야에 사용되기 위한 신뢰성은, 생성된 식별 키의 난수성 (또는, '무작위성'이라고도 할 수 있음) 과 시간에 따라 값이 변하지 않는 시불변성(time-invariance)인데, 실시예들에 따른 식별 키 생성 장치(100)는 이러한 무작위성과 시불변성을 높은 수준으로 제공할 수 있다.
이를테면, 식별 키 생성 장치(100)는 반도체 칩의 적어도 일부로서 포함될 수 있다. 이 경우, 반도체 제도 공정 상 생성되는 노드(node) 간의 단락(short) 여부가 무작위적으로 결정되며, 또한 노드 간의 단락 여부는 시간에 따라 또는 사용 환경에 따라 변하지 않으므로 한 번 생성된 식별 키는 변하지 않는다.
일실시예에 따르면, 노드 사이의 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱보다 작은 스패이싱을 갖도록 전도성 레이어들을 배치할 수 있다., 상기 배치에 따라, 상기 전도성 레이어들 간의 단락 여부가 확률적으로 결정되도록 함으로써 난수성을 갖는 식별 키 생성 장치(100)를 구현할 수 있다. 상기 스패이싱은, 제1 전도성 레이어와 제2 전도성 레이어 간의 간격을 의미한다.
일실시예에 따르면, 기존의 반도체 공정에서는 전도성 레이어들 사이를 단락시키지 못하면 공정 상 실패한 것이 되나, 이를 난수성을 갖는 식별 키 생성에 이용할 수 있다. 즉, 무작위적으로 발생하는 (통상적인 의미의) 공정 실패를 무작위적인 식별 키를 생성하는 PUF 생성에 이용하는 것이다.
일실시예에 따르면, 단위 셀들 각각은 제1 전도성 레이어, 제2 전도성 레이어 및 독출부를 포함할 수 있다.
단위 셀(110, 120 등)의 세부 구성 및 식별 키 생성 과정은 도 2 내지 도 3을 참조하여 보다 상세히 후술한다.
전도성 레이어 사이가 단락되었는지는, 독출부를 이용하여 식별할 수 있으며, 이러한 구성은 도 5 내지 도 6을 참조하여 상세히 후술한다.
한편, 전도성 레이어들 사이의 스패이싱 값을 조정하여 상기 전도성 레이어들 사이를 단락하는 경우와 그렇지 못한 경우의 비율이 가급적 1/2로 동일한 확률을 가지도록 조정할 수 있다. 상기와 같이 조정한다고 해도, 단락이 되는 경우(이를 테면 디지털 값 0)와 그렇지 않은 경우(이를 테면 디지털 값 1)의 비율이 확률적으로 완전히 동일한 것이 보장되지 않을 수도 있다.
일실시예에 따르면, 제1 전도성 레이어와 제2 전도성 레이어 간의 간격인 스패이싱 값에 따라서 제1 노드와 제2 노드 사이의 단락되는 확률(또는 개방되는 확률)이 달라질 수 있다. 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 최대 스패이싱 값으로 근접할수록 단락되는 확률이 커질 수 있고, 상기 제1 노드와 상기 제2 노드가 개방되는 것을 보장하는 최소 스패이싱 값으로 근접할수록 개방되는 확률이 커질 수 있다. 단락되는 확률과 개방되는 확률, 어느 한 쪽이 커지게 되면, 생성된 식별 키는 난수성이 저하된다.
도 2는 일실시예에 따른 식별 키 생성 장치의 구성을 설명하기 위한 개념도이다.
일실시예에 따르면, 단위셀(110)은 반도체 칩에 포함되는 제1 전도성 레이어(210), 제2 전도성 레이어(220) 및 독출부(230)를 포함할 수 있다.
일실시예에 따르면, 상기 상기 제1 전도성 레이어(210)와 상기 상기 제2 전도성 레이어(220) 간의 스패이싱 값은, 제1 임계값 이상 및 제2 임계값 이하의 스패이싱 값을 갖는다. 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 노드와 상기 제2 노드 사이의 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 미만의 값을 갖는다. 이러한 스패이싱 값의 조정은 반도체 설계 단계에서 이루어질 수 있다. 그러나, 이는 일부 실시예에 불과하며, 공정에서 조작을 통해 동일한 결과를 만드는 것도 가능하므로, 이하에서 설계 또는 공정 단계 중 일부에 대해 설명하더라도 이러한 설명에 의해 일부 실시예로 국한되어서는 안 된다.
일실시예에 따르면, 제1 전도성 레이어(210)와 제2 전도성 레이어(220) 간의 스패이싱 값이, 상기 제1 노드와 상기 제2 노드 사이의 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 값보다 작아짐에 따라, 상기 제1 노드와 상기 제2 노드 간에 개방될 확률이 점점 감소할 수 있다. 상기의 경우, 제1 전도성 레이어와 제2 전도성 레이어의 패턴이 연결되는 확률이 점점 증가할 수 있다.
일실시예에 따르면, 스패이싱 값을, 전도성 레이어들(제1 전도성 레이어 및 제2 전도성 레이어) 간의 개방을 보장하는 최소 스패이싱 값보다 작게 설정하고, 상기 전도성 레이어들 간의 단락을 보장하는 최대 스패이싱 값보다 크게 설정할 수 있다. 상기의 경우, 제1 전도성 레이어(210)에 연관되는 제1 노드와 제2 전도성 레이어(220)에 연관되는 제2 노드는 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있다.
일실시예에 따르면, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이에 의한 스패이싱 범위의 하한 값일 수 있다.
일실시예에 따르면, 상기 제2 임계값은, 상기 범위의 상한 값일 수 있다.
일실시예에 따르면, 상기 제1 노드 및 상기 제2 노드는 반도체 칩의 동일 레이어에 포함되는 전도성 와이어일 수 있다. 다만, 이는 예시적인 일실시예에 불과하며, 전도성 노드들의 구성은 다른 임의의 전도성 요소일 수 있다.
일실시예에 따르면, 상기 제1 노드 및 상기 제2 노드 중 적어도 하나는 N-웰, P-웰, N+ 액티브, P+ 액티브, 폴리 및 금속에 해당할 수 있다.
일실시예에 따르면, 상기 제1 노드와 상기 제2 노드 각각은 서로 평행하게 패터닝되는 와이어들의 적어도 일부일 수 있다.
일실시예에 따르면, 독출부(230)는 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부를 식별한다.
독출부(230)는 단락이 되는 경우에는 디지털 값 0(또는 1)으로 출력할 수 있으며, 그렇지 않은 경우에는 디지털 값 1(또는 0)로 출력할 수 있다.. 이러한 상세한 내용은 도 5 내지 도 6에서 후술한다.
상기 제1 노드와 상기 제2 노드가 단락되는지의 여부는 반도체 칩에서 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
도 3은 일실시예에 따른 스패이싱 값에 따라 레이어의 패터닝(patterning)이 노드 간에 단락되는 경우와 단락되지 않는 경우를 설명하기 위한 개념도이다.
디자인 룰에서 미니멈 스패이싱(minimum spacing)은 제1 전도성 레이어에 연관되는 제1 노드(334)와 제2 전도성 레이어에 연관되는 제2 노드(335)가 전기적으로 연결되지 않음을 보장한다. 전도성 레이어 간의 스패이싱이 작아지면서 특정 스패이싱 이하에서, 상기 제1 노드와 상기 제2 노드 사이에 레이아웃 또는 마스크에 나타나 있지 않은 레이어가 추가되거나 잔류될 수 있다. 상기 레이어가 추가되거나 잔류되는 경우, 상기 제1 노드와 상기 제2 노드가 개방 상태일 확률이 점점 감소하기 시작한다. 또 다른 특정 스패이싱 이하에서는 상기 제1 노드와 상기 제2 노드 사이에 더 이상 개방 상태로 패터닝 되지 않는다.
일실시예에 따르면, 그룹(310)은, 제1 전도성 레이어와 제2 전도성 레이어 간의 스패이싱 값이 SH이상인 경우(311)를 나타낸다. 그룹(310) 노드 간에는 모두 개방 상태를 갖는다. 상기 SH값은 전도성 레이어들 간의 스패이싱 값 중 노드 간 개방 상태를 보장하는 최소 스패이싱 값이다. SH값 이상인 경우에는 반도체 제조 공정 상 노드 간에 전기적으로 개방 상태가 된다.
예를 들면, 스패이싱 값을 SH값 이상으로 전도성 레이어들을 배치하면, 패터닝 1(312), 패터닝 2(313) 중 적어도 어느 하나에 해당할 수 있다. 상기 패터닝 1(312) 및 상기 패터닝 2(313)는 모두 제1 노드와 제2 노드 사이가 개방된 상태이다.
다른 실시예에 따르면, 그룹(320)은, 제1 전도성 레이어와 제2 전도성 레이어 간의 스패이싱 값이 SL값이하인 경우(321)를 나타낸다. 그룹(320) 노드 간에는 모두 단락 상태를 갖는다. 상기 SL값은 전도성 레이어들 간의 스패이싱 값 중 노드 간 단락 상태를 보장하는 최대 스패이싱 값이다. SL값 이하인 경우에는 반도체 제조 공정 상 노드 간에 단락 상태가 된다.
예를 들면, 패터닝 1(322), 패터닝 2(323) 중 적어도 어느 하나에 해당할 수 있으며, 상기 패터닝 1(322) 및 상기 패터닝 2(323)는 모두 제1 노드와 제2 노드 간에 단락 상태이다.
또 다른 실시예에 따르면, 그룹(330)은, 제1 전도성 레이어와 제2 전도성 레이어의 스패이싱 값이 SL값 이상 및 SH값 이하인 경우(331)를 나타낸다. 그룹(330) 노드 간에는 단락 및 개방 상태가 모두 나타날 수 있다. 상기 SL값에 근접할수록 상기 노드 간에 개방 될 확률은 작아져 단락 될 확률이 커진다. 반면에, 상기 SH값에 근접할수록 상기 노드 간에 개방 될 확률은 커진다. 단락되는 경우와 단락되지 않는 경우의 확률, 어느 한 쪽이 커지게 되면, 생성된 식별 키의 난수성은 저하된다.
일실시예에 따르면, 생성된 식별 키의 난수성이 충분히 보장되도록 하는 소정의 오차 범위 내에 있도록 스패이싱 값을 조정할 수 있다. 상기 스패이싱 값을 조정하여 노드 간에 단락되는 경우와 단락되지 않는 경우의 비율이 가급적 1/2로 동일한 확률을 가지도록 할 수 있다. 상기 동일한 확률을 가지도록 하여 생성된 식별 키의 난수성을 충분히 보장할 수 있다.
일실시예에 따르면, 제1 노드와 제2 노드 사이에 개방되는 확률이 1/2로 되는 스패이싱 값을 SM값으로 정할 수 있다.
한편, SM값은 상기 노드 간에 단락 또는 개방되는 상태가 이론적으로 1/2이다. 반도체 제조 공정 상 스패이싱 값을 조정하는 경우에도 오차가 발생 할 수 있다. 상기 오차를 허용할 수 있는 범위를 정할 수 있다.
일실시예에 따르면, 제1 임계값은 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이에 의한 스패이싱 범위의 하한 값일 수 있다.
일실시예에 따르면, 제2 임계값은 상기 범위의 상한 값일 수 있다.
도 4는 일실시예에 따른 스패이싱 값에 따라 노드 간에 개방되는 확률을 도시한 그래프이다.
일실시예에 따르면, 상기 그래프의 가로축은 제1 전도성 레이어와 제2 전도성 레이어 사이의 간격인 스패이싱 값을 나타낸다. 상기 그래프의 세로축은 상기 제1 노드와 상기 제2 노드가 개방되는 확률을 나타낸다.
일실시예에 따르면, Smin값은 상기 제1 노드와 상기 제2 노드 사이의 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 값을 나타낸다. SH값은 상기 제1 노드와 상기 제2 노드 사이의 전기적 개방을 보장하는 최소 스패이싱 값이다. SL값은 상기 제1 노드와 상기 제2 노드 사이의 단락을 보장하는 최대 스패이싱 값이다. SM값은 이론적으로 상기 제1 노드와 상기 제2 노드 사이의 단락 또는 개방의 확률이 각각 50%인 스패이싱 값이다.
일실시예에 따르면, 스패이싱 값이 SM값으로 되면, 이론적으로 난수성이 보장된다. 스패이싱 값을 SM값으로 하여 반도체 칩을 제조하여도 공정 편차가 존재할 수 있다. 실제 제조 결과에는 상기 공정 편차로 인하여 약간의 오차가 존재할 수 있다. 실제 공정에서는 SM값을 정확히 결정하는 것에 어려움이 있을 수 있다. 따라서, 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 스패이싱을 서로 다르게 하면서 제작 및 식별키 측정을 반복함으로써, 최대한 SM값에 가까운 값으로 스패이싱 값을 설정할 수 있다.
일실시예에 따라, 난수성이 이론적으로 보장되는 소정의 오차 범위 내에서 스패이싱 값을 갖는다면, 식별 키 생성 장치의 조건을 충족 시킬 수 있다.
따라서, 일실시예 따르면 스패이싱 값은, 제1 전도성 레이어와 제2 전도성 레이어의 간격을 조정하여, 제1 노드와 제2 노드 사이의 단락 여부가 50%에서 소정의 허용 오차를 갖는 S1과 S2 범위 내로 설정되도록 할 수 있다.
일실시예에 따르면, S1값은 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 하한 값일 수 있고, 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 최대 스패이싱 이상의 값일 수 있다.
일실시에 따르면, S2값은 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 상한 값일 수 있고, 상기 제1 노드와 상기 제2 노드가 개방되는 것을 보장하는 최소 스패이싱 이하의 값일 수 있다.
도 5는 일실시예에 따른 식별 키 생성 회로에서 노드 간에 개방이 된 경우 도시한 도면이다.
일실시예에 따르면, 식별 키 생성을 위한 구체적인 회로(500)는 식별 키 생성부(510) 및 독출부(520)로 구성될 수 있다.
일실시예에 따르면, 식별 키 생성부(510)는 제1 전도성 레이어와 제2 전도성 레이어를 포함할 수 있다. 독출부(520)는 제1 노드와 제2 노드가 전기적으로 단락되었는지 여부를 식별하여 식별 키를 제공할 수 있다.
일실시예에 따르면, 독출부(520)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조일 수 있다. 식별 키 생성부(510)의 상기 제1 노드와 상기 제2 노드 간에 개방 또는 단락 여부에 따라 출력 노드와 상기 NMOS 트랜지스터의 드레인 노드의 연결이 개방 또는 단락으로 달라질 수 있다.
일실시예에 따르면, NMOS의 게이트로 인에이블 신호가 하이(high)값을 가질 때, 상기 제1 노드와 상기 제2 노드가 개방 상태라면 출력 값은 1을 갖는다.
도 6은 일실시예에 따른 식별 키 생성 회로에서 노드 간에 단락이 된 경우 도시한 도면이다.
일실시예에 따르면, 식별 키 생성을 위한 구체적인 회로(600)는 식별 키 생성부(610) 및 독출부(620)로 구성될 수 있다.
식별 키 생성부(610)는 제1 전도성 레이어와 제2 전도성 레이어를 포함할 수 있다. 독출부(620)는 제1 노드와 제2 노드가 단락되었는지 여부를 식별하여 식별 키를 제공할 수 있다.
일실시예에 따르면, 독출부(620)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조일 수 있다. 식별 키 생성부(510)의 상기 제1 노드와 상기 제2 노드 간에 개방 또는 단락 여부에 따라 출력 노드와 상기 NMOS 트랜지스터의 드레인 노드의 연결이 개방 또는 단락으로 달라질 수 있다.
일실시예에 따르면, NMOS의 게이트로 인에이블 신호가 하이(high)값을 가질 때, 상기 제1 노드와 상기 제2 노드가 단락 상태라면 출력 값은 0을 갖는다.
도 7은 일실시예에 따른 식별키 생성 장치의 제조 방법을 도시하는 흐름도이다.
단계(710)에서, 반도체 칩 레이아웃 내에 제1 전도성 레이어 및 제2 전도성 레이어를 형성할 수 있다. 제1 노드는 상기 제1 전도성 레이어에 연관될 수 있고, 제2 노드는 제2 전도성 레이어에 연관될 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어와 상기 제2 전도성 레이어의 사이 간격인 스패이싱은 제1 임계값 이상 및 제2 임계값 이하일 수 있다. 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 노드와 상기 제2 노드 사이의 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 미만의 값일 수 있다.
단계(720)에서, 상기 반도체 칩 레이아웃 내에 독출부를 형성할 수 있다.
도 8은 일실시예에 따른 식별키 생성 장치의 설계 방법을 도시하는 흐름도이다.
단계(810)에서, 반도체 레이아웃 내에 제1 전도성 레이어 및 제2 전도성 레이어를 배치할 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 간격이 제1 임계값 이상 및 제2 임계값 이하의 스패이싱을 갖도록 배치할 수 있다. 상기 제1 임계값 및 상기 제2 임계값은 제1 노드와 제2 노드 사이의 전기적 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 미만의 값일 수 있다.
일실시예에 따르면, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이에 의한 스패이싱 범위의 하한 값일 수 있다. 상기 제2 임계값은, 상기 범위의 상한 값일 수 있다. 상기 소정의 오차 범위 내에 있도록 상기 제1 전도성 레이어 및 제2 전도성 레이어를 배치할 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어 및 상기 제2 전도성 레이어 중 적어도 하나는, 반도체 칩 내에 포함되는 N-웰, P-웰, N+ 액티브, P+ 액티브, 폴리 및 금속 중 적어도 하나에 해당할 수 있다.
단계(820)에서, 상기 반도체 칩 레이아웃 내에 독출부를 배치할 수 있다. 상기 독출부는 제1 노드와 제2 노드 사이가 전기적으로 단락되는지의 여부를 판독할 수 있다.
도 9는 일실시예에 따른 식별키 생성 방법을 도시하는 흐름도이다.
단계(910)에서, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전위차를 생성할 수 있다. 상기 제1 노드는 제1 전도성 레이어에 연관될 수 있고, 상기 제2 노드는 제2 전도성 레이어에 연관될 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어 및 상기 제2 전도성 레이어 사이의 간격은 제1 임계값 이상 및 제2 임계값 이하의 스패이싱을 가질 수 있다.
일실시예에 따르면, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이에 의한 스패이싱 범위의 하한 값일 수 있다.
일실시예에 따르면, 상기 제2 임계값은, 상기 범위의 상한 값일 수 있다.
단계(920)에서, 상기 제1 노드 및 상기 제2 노드 사이의 단락여부를 식별하여 식별키를 제공할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (18)

  1. 반도체 칩에 형성되는 제1 전도성 레이어;
    상기 반도체 칩에 형성되는 제2 전도성 레이어 - 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 스패이싱은 제1 임계값 이상 제2 임계값 이하임-; 및
    상기 제1 전도성 레이어에 연관되는 제1 노드와, 상기 제2 전도성 레이어에 연관되는 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부
    를 포함하는 식별 키 생성 장치.
  2. 제1항에 있어서,
    상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이에 의한 스패이싱 범위의 하한 값이고,
    상기 제2 임계값은, 상기 범위의 상한 값인,
    식별 키 생성 장치.
  3. 제1항에 있어서,
    상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩에서 발생되는 공정 편차에 의해 무작위적으로 결정되는 식별 키 생성 장치.
  4. 제1항에 있어서,
    상기 제1 전도성 레이어 및 상기 제2 전도성 레이어 중 적어도 하나는 개별적으로 패터닝 되는 와이어들의 적어도 일부인 식별 키 생성 장치.
  5. 제1항에 있어서,
    상기 제1 전도성 레이어 및 상기 제2 전도성 레이어 중 적어도 하나는, 상기 반도체 칩 내에 포함되는 N-웰, P-웰, N+ 액티브, P+ 액티브, 폴리 및 금속 중 적어도 하나에 대응하는 식별 키 생성 장치.
  6. 제1항에 있어서,
    상기 제1 임계값은, 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 최대 스패이싱 이상의 값이고,
    상기 제2 임계값은, 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 최소 스패이싱 이하의 값인, 식별 키 생성 장치.
  7. 각각 1-bit의 디지털 값을 생성하는 N 개의 단위 셀을 포함하여 N 비트의 식별 키를 생성하는 식별 키 생성 장치에 있어서, 상기 N 개의 단위 셀 중 적어도 하나는:
    반도체 칩에 형성되는 제1 전도성 레이어;
    상기 반도체 칩에 형성되는 제2 전도성 레이어 - 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 스패이싱은 제1 임계값 이상 제2 임계값 이하임-; 및
    상기 제1 전도성 레이어에 연관되는 제1 노드와, 상기 제2 전도성 레이어에 연관되는 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부
    를 포함하는 식별 키 생성 장치.
  8. 제7항에 있어서,
    상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이에 의한 스패이싱 범위의 하한 값이고,
    상기 제2 임계값은, 상기 범위의 상한 값인,
    식별 키 생성 장치.
  9. 제7항에 있어서,
    상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩에서 발생되는 공정 편차에 의해 무작위적으로 결정되는 식별 키 생성 장치.
  10. 제7항에 있어서,
    상기 제1 임계값은 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 최대 스패이싱 이상의 값이고,
    상기 제2 임계값은 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 최소 스패이싱 이하의 값인, 식별 키 생성 장치.
  11. 반도체 상에 제1 전도성 레이어 및 제2 전도성 레이어를 배치하는 단계; 및
    상기 제1 전도성 레이어에 연관되는 제1 노드와 상기 제2 전도성 레이어에 연관되는 제2 노드 사이가 단락되는지의 여부를 판독하는 독출부를 상기 반도체 상에 배치하는 단계
    를 포함하며,
    상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이의 스패이싱이 제1 임계값 이상 및 제2 임계값 이하의 스패이싱을 갖도록 배치되며, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 노드와 상기 제2 노드 사이의 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 미만의 값임 - 식별 키 생성 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 의해 상기 제1 노드와 상기 제2 노드가 단락되는지의 여부는 상기 반도체 칩에서 발생되는 공정 편차에 의해 무작위적으로 결정되는 식별 키 생성 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어에 사이에 의한 스패이싱 범위의 하한 값이고,
    상기 제2 임계값은, 상기 범위의 상한 값인,
    식별 키 생성 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 제1 전도성 레이어 및 상기 제2 전도성 레이어는 개별적으로 패터닝 되는 와이어들의 적어도 일부인 식별 키 생성 장치의 제조 방법.
  15. 제11항에 있어서,
    상기 제1 전도성 레이어 및 상기 제2 전도성 레이어 중 적어도 하나는, 상기 반도체 칩 내에 포함되는 N-웰, P-웰, N+ 액티브, P+ 액티브, 폴리 및 금속 중 적어도 하나에 대응하는 식별 키 생성 장치의 제조 방법.
  16. 반도체 칩에 포함되는 제1 전도성 레이어에 연관되는 제1 노드와 제2 전도성 레이어와 연관되는 제2 노드 사이에 전위차를 생성하는 단계 - 상기 제1 전도성 레이어 및 제2 전도성 레이어 사이의 스패이싱은 제1 임계값 이상 및 제2 임계값 이하의 스패이싱을 가짐 -; 및
    독출부가 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 단계
    를 포함하며,
    상기 제1 임계값 및 상기 제2 임계값은 상기 제1 노드와 상기 제2 노드 사이의 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 미만의 값인 식별 키 생성 방법.
  17. 제16항에 있어서,
    상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 제1 전도성 레이어와 상기 제2 전도성 레이어 사이에 의한 스패이싱 범위의 하한 값이고,
    상기 제2 임계값은, 상기 범위의 상한 값인,
    식별 키 생성 방법.
  18. 제16항에 있어서,
    상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩에서 발생되는 공정 편차에 의해 무작위적으로 결정되는 식별 키 생성 방법.
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