WO2015034146A1 - 식별키 생성 장치 및 방법 - Google Patents

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WO2015034146A1
WO2015034146A1 PCT/KR2014/001249 KR2014001249W WO2015034146A1 WO 2015034146 A1 WO2015034146 A1 WO 2015034146A1 KR 2014001249 W KR2014001249 W KR 2014001249W WO 2015034146 A1 WO2015034146 A1 WO 2015034146A1
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conductive layer
threshold
width
probability
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PCT/KR2014/001249
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최병덕
김동규
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(주) 아이씨티케이
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    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry

Definitions

  • the present invention relates to an apparatus and method for generating an identification key for hardware security, and more particularly, to an apparatus and method for generating an identification key by implementing a physically unclonable function (PUF) using a semiconductor process variation.
  • PAF physically unclonable function
  • the PUF may provide an identification key that is an unpredictable digital value. Although individual PUFs are given the correct manufacturing process and are manufactured in the same design and process, the digital values provided by the individual PUFs are different.
  • POWF physical one-way function practically impossible to be duplicated
  • PUF can be used to generate cryptographic keys for security and / or authentication.
  • PUF may be used to provide a unique key to distinguish devices from one another.
  • Korean Patent Registration No. 10-1139630 (hereinafter '630 patent) has been presented a method for implementing the PUF.
  • the '630 patent proposes a method that uses a process variation of a semiconductor to probabilistically determine whether an inter-layer contact or via is generated between conductive layers of the semiconductor. It became.
  • a conductive layer disposed between the first node and the second node in the semiconductor chip, the conductive layer having a width of more than a first threshold and less than the second threshold-the first threshold and the second threshold A value less than the minimum width on a design rule that ensures that the conductive layer is patterned to electrically short the first node and the second node-and whether or not the short between the first node and the second node is shorted.
  • an identification key generation device comprising a reader for identifying and providing an identification key.
  • the first threshold is a lower limit on the width of the conductive layer such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the second threshold may be an upper limit value for the width of the conductive layer such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within the predetermined error range.
  • the first threshold is a value greater than or equal to the maximum width of the conductive layer that ensures that the first node and the second node are open
  • the second threshold value is defined by the first node and the second node. It may be a value less than or equal to the minimum width of the conductive layer to ensure shorting.
  • whether the first node and the second node are short-circuited may be randomly determined by a process variation in the manufacturing process of the conductive layer.
  • the conductive layer is N-well, P-well, N + active, P + active, P + active, poly and metal ) May correspond to at least one.
  • the method may further include: generating a conductive layer between a first node and a second node in a semiconductor chip, the conductive layer having a width greater than or equal to a first threshold and less than or equal to a second threshold, wherein the first threshold and The second threshold is a value less than a minimum width on a design rule that ensures that the conductive layer is patterned to electrically short the first node and the second node, and the first node and the second node.
  • a method of manufacturing an identification key generating device comprising: generating a readout portion on the semiconductor chip that identifies whether a short circuit occurs and provides an identification key.
  • the first threshold is a lower limit on the width of the conductive layer such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the second threshold may be an upper limit value for the width of the conductive layer such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within the predetermined error range.
  • the first threshold is a value greater than or equal to the maximum width of the conductive layer to ensure that the first node and the second node are open
  • the second threshold is a short circuit between the first node and the second node. It may be a value less than or equal to the minimum width of the conductive layer to ensure that.
  • whether the first node and the second node are short-circuited may be randomly determined by a process variation in the manufacturing process of the conductive layer.
  • a method comprising: disposing a conductive layer having a width greater than or equal to a first threshold and less than or equal to a second threshold between a first node and a second node included in a semiconductor chip layout-the first threshold and the A second threshold is a value less than a minimum width on a design rule that ensures that the conductive layer is patterned to electrically short the first node and the second node, and between the first node and the second node.
  • a method of designing an apparatus for generating an identification key is provided, the method comprising: arranging a reader for identifying whether a short circuit is shorted and providing an identification key.
  • the first threshold is a lower limit on the width of the conductive layer such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the second threshold may be an upper limit value for the width of the conductive layer such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within the predetermined error range.
  • the first threshold is a value greater than or equal to the maximum width of the conductive layer to ensure that the first node and the second node are open
  • the second threshold is a short circuit between the first node and the second node. It may be a value less than or equal to the minimum width of the conductive layer to ensure that.
  • the conductive layer is N-well, P-well, N + active, P + active, P + active, poly and metal ) May correspond to at least one.
  • generating a potential difference between a first node and a second node in a semiconductor chip wherein the first node and the second node are connected by a conductive layer, the conductive layer being above a first threshold and the first node.
  • the first threshold is a lower limit on the width of the conductive layer such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the second threshold may be an upper limit value for the width of the conductive layer such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within the predetermined error range.
  • the first threshold is a value greater than or equal to the maximum width of the conductive layer to ensure that the first node and the second node are open
  • the second threshold is a short circuit between the first node and the second node. It may be a value less than or equal to the minimum width of the conductive layer to ensure that.
  • FIG. 1 is a block diagram illustrating an apparatus for generating an identification key according to an embodiment.
  • FIG. 2 is a conceptual diagram illustrating a configuration of a conductive layer according to an embodiment.
  • FIG 3 is a view illustrating a pattern generation according to the width change of the conductive layer according to an embodiment.
  • FIG. 4 is a graph illustrating an electrical opening probability according to a width change of a conductive layer, according to an exemplary embodiment.
  • FIG. 5 is a circuit diagram of a case where the first node and the second node are electrically opened by a conductive layer in the apparatus for generating an identification key according to an embodiment.
  • FIG. 6 is a circuit diagram of an electrical short between the first node and the second node by a conductive layer in the apparatus for generating an identification key according to an embodiment.
  • FIG. 7 is a flowchart illustrating a method of manufacturing an apparatus for generating an identification key according to an embodiment.
  • FIG. 8 is a flowchart illustrating a design method of an apparatus for generating an identification key according to an embodiment.
  • FIG. 9 is a flowchart illustrating a method of generating an identification key according to an embodiment.
  • FIG. 1 is a block diagram illustrating an apparatus for generating an identification key 100 according to an embodiment.
  • the identification key generating apparatus 100 corresponds to at least a part of the PUF configured to probably generate a connection between nodes due to a process deviation of a semiconductor manufacturing process.
  • the identification key generation device 100 includes a conductive layer 110 configured to electrically short or open different nodes due to process variation.
  • the identification key generating apparatus 100 may include a reader 120 for generating an identification key by identifying whether the nodes are short-circuited.
  • the conductive layer 110 uses an identification key using a patterning generation probability in a specific section. Can be generated.
  • the design rule may be a value of a minimum width that ensures that the conductive layer 110 is patterned to electrically short the first node and the second node. In the following, even if there is no mention, it can be understood in this form.
  • the conductive layer 110 may be disposed between the first node and the second node in the semiconductor chip, and may have a width greater than or equal to a first threshold and less than or equal to a second threshold.
  • the first threshold and the second threshold represent values less than the minimum width on a design rule that ensures that the conductive layer is patterned to electrically short the first node and the second node.
  • the conductive layer 110 has a value greater than or equal to a minimum width on the design rule, a pattern according to a photolithography process may be formed on the conductive layer 110 at all times. An electrical short between the first node and the second node by 110 may be ensured.
  • the conductive layer 110 has a value less than the minimum width on the design rule, the probability that the pattern is formed in the conductive layer 110 is gradually reduced, and thus the first node and the The probability of electrically shorting between the second nodes is also reduced.
  • the adjustment of the width value for the conductive layer 110 may be made at the semiconductor design stage. However, this is only some embodiments, and it is also possible to produce the same result through the intended operation in the process, and therefore, some of the design or process steps are described below and should not be limited to some embodiments by this description. .
  • the identification key generation device 100 so that the conductive layer 110 has a value less than the minimum width on the design rule, it is determined whether the short circuit between the first node and the second node in this section. Can be used for generation.
  • the first threshold is for a width of the conductive layer 110 such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the lower limit value is the upper limit value for the width of the conductive layer 110 such that the difference between the probability of shorting the first node and the second node and the probability of not shorting is within a predetermined error range. Can be represented.
  • the predetermined error range may be determined based on the case where the probability of shorting the first node and the second node has a specific value (eg, 50%).
  • the first node and the second node may have a probability that both an open and a short circuit may occur electrically, and this probability may be used to generate the PUF.
  • the first threshold is a value greater than or equal to the maximum width of the conductive layer 110 to ensure that the first node and the second node are open, and the second threshold is the first node. And a value less than or equal to the minimum width of the conductive layer 110 to ensure that the second node is shorted.
  • the probability that a pattern according to a photolithography process is formed on the conductive layer 110 is gradually reduced, and is less than or equal to a specific value.
  • the first node and the second node have to be electrically opened because the pattern is not normally formed.
  • the first threshold value is set to be equal to or greater than a maximum value of a width section of the conductive layer 110 in which the first node and the second node are constantly opened. May have a probability that both open and short circuits may occur.
  • the probability of formation of the pattern also increases, and the pattern is always formed at a width greater than or equal to a specific value so that the first node and the second node are electrically connected. There is no shortage of situations.
  • the first node and the second node is set to be equal to or less than a minimum value of the width section of the conductive layer 110 in which the first node and the second node are always short-circuited. There may be a probability that both an open and a short may occur electrically.
  • the width of the conductive layer 110 is appropriately set, whether the first node and the second node are short-circuited may be randomly determined by a process variation in the manufacturing process of the conductive layer 110. have.
  • the conductive layer 110 may be N-well, P-well, N + active, P + active, P + active, poly, and metal. It may correspond to at least one of.
  • the reader 120 may identify whether the first node and the second node are short-circuited and provide an identification key using an output value.
  • the circuit configuration of the reader 120 and the process of generating an identification key will be described later in more detail with reference to FIGS. 5 and 6.
  • FIG. 2 is a conceptual diagram illustrating a configuration of a conductive layer 200 according to an embodiment.
  • the conductive layer 200 may be disposed between the first node 210 and the second node 220 positioned in the semiconductor chip.
  • the first node 210 and the second node 220 are electrically shorted, but the When the pattern is not formed, the first node 210 and the second node 220 are electrically opened.
  • the pattern may be constantly formed in the conductive layer 200, so that the first node ( An electrical short between 210 and the second node 220 may be guaranteed.
  • the probability that the pattern is formed in the conductive layer 200 is gradually reduced, and thus the first node 210.
  • the probability of electrically shorting between the second node 220 is also reduced.
  • the first node 210 and the first node 210 and the width are set by setting a width of the conductive layer 200 such that the probability of forming the pattern and the probability of not forming the pattern coexist. Whether an electrical short circuit occurs in the second node 220 may be used to generate the PUF.
  • the width W of the conductive layer 200 is set to a value less than the minimum width on the design rule, such that the first node 210 and the second node 220 are always electrically shorted. Can be prevented.
  • 3 is a view illustrating a pattern generation according to the width change of the conductive layer according to an embodiment.
  • 4 is a graph showing the electrical opening probability according to the width change of the conductive layer according to an embodiment.
  • whether the pattern is generated and whether a short circuit between the first node and the second node are different may appear according to a value of the width W of the conductive layer.
  • the conductive layer has a width greater than or equal to the W H value of FIG. 4, the pattern is always formed in the conductive layer so that the first node and the second node are always electrically shorted (311 and 312). ).
  • the W H value may be set to a minimum value of the width of the conductive layer 310 that ensures an electrical short between the first node and the second node.
  • the conductive layer has a value less than the minimum width on the design rule, as the width of the conductive layer decreases, the probability of forming the pattern also gradually decreases, thereby electrically opening the first node and the second node. The probability is increased.
  • the conductive layer has a width less than the W L value (330)
  • the pattern is not normally formed in the conductive layer, so that the first node and the second node are always electrically open (331 and 332).
  • the W L value may be set to a maximum value of the width section of the conductive layer 330 to ensure the electrical opening of the first node and the second node.
  • the conductive layer has a value between W H and W L (320)
  • W H and W L there is both a probability that the pattern is formed and a probability that the pattern is not formed.
  • the pattern is formed on the conductive layer, the first node and the second node are electrically shorted (322), but when the pattern is not formed, the first node and the second node are electrically connected. It is opened (321).
  • the pattern When the pattern is not normally formed on the conductive layer, the pattern may not be entirely formed, such as 331 or 332, but may be electrically open, but may be partially open, such as 321.
  • the conductive layer 320 may have a width greater than or equal to a first threshold and less than or equal to a second threshold, wherein the first threshold and the second threshold are the conductive layers 320. ) May be set within a range less than the minimum width on the design rule to ensure that the first node and the second node are patterned to electrically short the second node.
  • the first threshold is for a width of the conductive layer 320 such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the lower limit may be W 1 .
  • the second threshold value of the conductive layer 320 is such that the difference between the probability that the first node and the second node is shorted and the probability that the second node is not shorted is within the predetermined error range. It can be the upper limit W 2 for the width.
  • the first threshold W 1 may be a value greater than or equal to the maximum width W L of the conductive layer 320 to ensure that the first node and the second node are opened.
  • the second threshold W 2 may be a value less than or equal to the minimum width W H of the conductive layer 320 to ensure that the first node and the second node are short-circuited.
  • Whether the first node and the second node are short-circuited is randomly determined by process variations in the manufacturing process of the conductive layer, thereby ensuring randomness and time invariance in PUF implementation.
  • the horizontal axis of the graph is a value of the width of the conductive layer 200, and the vertical axis of the graph is a probability that the first node 210 and the second node 220 are electrically opened. Means.
  • the W H value is the minimum width value of the conductive layer 200 which ensures that the first node 210 and the second node 220 are shorted
  • the W L value is the first node ( A maximum width value of the conductive layer 200 that guarantees the 210 and the second node 220 are opened, respectively.
  • W min is the minimum width of the conductive layer 200 specified by a design rule to ensure that the first node 210 and the second node 220 are patterned to electrically short. It can be set with a certain margin in H.
  • W M is theoretically the width value of the conductive layer 200 in which an electrical short or electrical opening probability between the first node 210 and the second node 220 is 50%.
  • the width W of the conductive layer 200 when the width W of the conductive layer 200 is configured to be the same as the W M , the random number of the identification key, which is a digital value generated by the identification key generation device 100, may be maximized.
  • W can be set to a value as close to W M as possible by repeating fabrication and measurement of the conductive layer in various widths.
  • the width W of the conductive layer 200 is minimized so that the difference between the electrical short probability and the open probability of the first node 210 and the second node 220 is minimized. Can be set and / or found.
  • the width value of the conductive layer 200 is W 1 and W 2 so that whether the short circuit between the first node 210 and the second node 220 has a predetermined error at 50% It can be set in the range of.
  • the value of W 1 is for the width of the conductive layer 200 such that the difference between the probability of shorting the first node 210 and the second node 220 and the probability of not shorting is within a predetermined error range.
  • the lower limit value may be a value greater than or equal to the maximum width of the conductive layer 200 which ensures that the first node 210 and the second node 220 are opened.
  • the value of W 2 is equal to the width of the conductive layer 200 such that the difference between the probability of shorting the first node 210 and the second node 220 and the probability of not shorting is within the predetermined error range.
  • the upper limit value may be a value less than or equal to the minimum width of the conductive layer 200 that ensures that the first node 210 and the second node 220 are short-circuited.
  • FIG. 5 is a circuit diagram 500 when the first node and the second node are electrically opened by a conductive layer in the apparatus for generating an identification key according to an embodiment.
  • the identification key generation circuit 500 may provide an identification key by identifying whether the first node and the second node are electrically shorted by the conductive layer 510.
  • the identification key generation circuit 500 has a structure of a pull-down circuit composed of a resistor and an NMOS transistor, and the connection between the output node and the drain node of the NMOS transistor depends on whether the conductive layer 510 is open or shorted. Can be open or short.
  • an output The value has a value of 1.
  • the identification key generation circuit 500 may be implemented by applying the same principle to the PMOS transistor in addition to the NMOS transistor, or may be implemented using a BJT or a diode.
  • FIG. 6 is a circuit diagram 600 when the first node and the second node are electrically shorted by the conductive layer in the apparatus for generating an identification key according to an embodiment.
  • the identification key generation circuit 600 may provide an identification key by identifying whether the first node and the second node are electrically shorted by the conductive layer 610.
  • the identification key generation circuit 600 has a structure of a pull-down circuit composed of a resistor and an NMOS transistor, and the connection between the output node and the drain node of the NMOS transistor depends on whether the conductive layer 610 is open or shorted. Can be open or short.
  • the identification key generation circuit 600 may be implemented by applying the same principle to the PMOS transistor in addition to the NMOS transistor, or may be implemented using a BJT or a diode.
  • FIG. 7 is a flowchart illustrating a method of manufacturing an apparatus for generating an identification key according to an embodiment.
  • the conductive layer 110 may be generated between the first node and the second node in the semiconductor chip.
  • the conductive layer 110 may have a width greater than or equal to a first threshold and less than or equal to a second threshold.
  • the first threshold value and the second threshold value may be values less than a minimum width on a design rule that ensures that the conductive layer 110 is patterned to electrically short the first node and the second node. have.
  • the first threshold is for a width of the conductive layer 110 such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the second threshold value is an upper limit value for the width of the conductive layer 110 such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range. Can be.
  • the predetermined error range may be determined based on the case where the probability of shorting the first node and the second node has a specific value (eg, 50%).
  • the first node and the second node may have a probability that both an open and a short circuit may occur electrically, and this probability may be used to generate the PUF.
  • the first threshold is a value greater than or equal to the maximum width of the conductive layer 110 to ensure that the first node and the second node are open, and the second threshold is the first node. And a value less than or equal to the minimum width of the conductive layer 110 to ensure that the second node is shorted.
  • the probability that a pattern according to a photolithography process is formed on the conductive layer 110 is gradually reduced, and is less than or equal to a specific value.
  • the first node and the second node have to be electrically opened because the pattern is not normally formed.
  • the first threshold value is set to be equal to or greater than a maximum value of a width section of the conductive layer 110 in which the first node and the second node are constantly opened. May have a probability that both open and short circuits may occur.
  • the probability of formation of the pattern also increases, and the pattern is always formed at a width greater than or equal to a specific value so that the first node and the second node are electrically connected. There is no shortage of situations.
  • the first node and the second node is set to be equal to or less than a minimum value of the width section of the conductive layer 110 in which the first node and the second node are always short-circuited. There may be a probability that both an open and a short may occur electrically.
  • step 710 if the width of the conductive layer 110 is appropriately set, whether the first node and the second node are short-circuited is randomized by a process variation in the manufacturing process of the conductive layer 110. Can be determined.
  • the reader 120 may identify whether the first node and the second node are short-circuited, and generate the readout 120 on the semiconductor chip using an output value to provide an identification key.
  • the circuit configuration of the reader 120 and the process of generating an identification key are as described above with reference to FIGS. 5 and 6.
  • FIG. 8 is a flowchart illustrating a design method of an apparatus for generating an identification key according to an embodiment.
  • a conductive layer 110 having a width greater than or equal to a first threshold and less than or equal to a second threshold may be disposed between the first node and the second node included in the semiconductor chip layout.
  • the first threshold value and the second threshold value may be values less than a minimum width on a design rule that ensures that the conductive layer 110 is patterned to electrically short the first node and the second node. Can be.
  • the first threshold is for a width of the conductive layer 110 such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the second threshold value is an upper limit value for the width of the conductive layer 110 such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range. Can be.
  • the first threshold is a value greater than or equal to the maximum width of the conductive layer 110 to ensure that the first node and the second node are open, and the second threshold is the first threshold value.
  • Each of the first and second nodes may have a value less than or equal to the minimum width of the conductive layer 110.
  • the conductive layer 110 may include N-wells, P-wells, N + actives, P + actives, P + actives, poly, and metals. It may correspond to at least one of.
  • the reader 120 may be arranged to identify whether a short circuit occurs between the first node and the second node and to provide an identification key.
  • FIG. 9 is a flowchart illustrating a method of generating an identification key according to an embodiment.
  • a potential difference may be generated between the first node and the second node in the semiconductor chip.
  • the first node and the second node may be connected to the conductive layer 110, and the conductive layer 110 may have a width greater than or equal to a first threshold and less than or equal to a second threshold. Further, the first threshold and the second threshold may be values less than the minimum width on a design rule that ensures that the conductive layer 110 is patterned to electrically short the first node and the second node. have.
  • the first threshold is for a width of the conductive layer 110 such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the lower limit value may be a value greater than or equal to the maximum width of the conductive layer 110 to ensure that the first node and the second node are opened.
  • the second threshold is an upper limit for the width of the conductive layer 110 such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within the predetermined error range.
  • the first node and the second node may have a value less than or equal to a minimum width of the conductive layer 110 to ensure that the first node and the second node are shorted.
  • the reader 120 may identify whether the first node and the second node are electrically shorted to provide an identification key.
  • the circuit configuration of the reader 120 and the process of generating an identification key are as described above with reference to FIGS. 5 and 6.
  • the apparatus described above may be implemented as a hardware component, a software component, and / or a combination of hardware components and software components.
  • the devices and components described in the embodiments may be, for example, processors, controllers, arithmetic logic units (ALUs), digital signal processors, microcomputers, field programmable arrays (FPAs), It may be implemented using one or more general purpose or special purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions.
  • the processing device may execute an operating system (OS) and one or more software applications running on the operating system.
  • the processing device may also access, store, manipulate, process, and generate data in response to the execution of the software.
  • OS operating system
  • the processing device may also access, store, manipulate, process, and generate data in response to the execution of the software.
  • processing device includes a plurality of processing elements and / or a plurality of types of processing elements. It can be seen that it may include.
  • the processing device may include a plurality of processors or one processor and one controller.
  • other processing configurations are possible, such as parallel processors.
  • the software may include a computer program, code, instructions, or a combination of one or more of the above, and configure the processing device to operate as desired, or process it independently or collectively. You can command the device.
  • Software and / or data may be any type of machine, component, physical device, virtual equipment, computer storage medium or device in order to be interpreted by or to provide instructions or data to the processing device. Or may be permanently or temporarily embodied in a signal wave to be transmitted.
  • the software may be distributed over networked computer systems so that they may be stored or executed in a distributed manner.
  • Software and data may be stored on one or more computer readable recording media.
  • the method according to the embodiment may be embodied in the form of program instructions that can be executed by various computer means and recorded in a computer readable medium.
  • the computer readable medium may include program instructions, data files, data structures, etc. alone or in combination.
  • the program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts.
  • Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks.
  • Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like.
  • the hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

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Abstract

전도성 레이어의 제조 공정 상의 공정 편차를 이용하여 식별키를 생성하는 장치가 제공된다. 상기 식별키 생성 장치는, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 배치되며, 제1 임계값 이상 및 제2 임계값 이하의 폭을 갖는 전도성 레이어 - 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -, 및 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함할 수 있다.

Description

식별키 생성 장치 및 방법
하드웨어 보안을 위해 식별키를 생성하는 장치 및 방법에 연관되며, 보다 구체적으로는 반도체 공정 편차를 이용하여 PUF(Physically Unclonable Function)를 구현하여 식별키를 생성하는 장치 및 방법에 연관된다.
정보화 사회가 고도화 됨에 따라 개인 정보 보호의 필요성도 높아지고 있고, 개인 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 요구된다.
최근에는 컴퓨팅 디바이스에 저장된 식별키에 대하여, 부채널 공격(Side channel attack), 역공학(Reverse engineering) 공격 등의 다양한 공격이 이루어지고 있는 추세이다. 이런 공격에 대하여 안전하게 식별키를 생성 및 저장하는 방법으로 PUF 기술이 개발되고 있다.
PUF는 예측 불가능한 (Unpredictable) 디지털 값인 식별키를 제공할 수 있다. 개개의 PUF들은 정확한 제조 공정이 주어지고, 동일한 설계 및 공정에서 제조되더라도, 상기 개개의 PUF들이 제공하는 디지털 값은 다르다.
따라서, 복제가 불가능한 POWF (Physical One-Way Function practically impossible to be duplicated)로 지칭될 수도 있다.
이러한 PUF의 특성은 보안 및/또는 인증을 위한 암호 키의 생성에 이용될 수 있다. 이를테면, 디바이스를 다른 디바이스와 구별하기 위한 유니크 키(Unique key to distinguish devices from one another)를 제공하기 위해 PUF가 이용될 수 있다.
한국 등록특허 10-1139630호(이하 '630 특허)에서 PUF를 구현하는 방법이 제시된 바 있다. '630 특허에서는 반도체의 공정 편차(Process variation)를 이용하여 반도체의 전도성 레이어들 사이의 인터-레이어 컨택(inter-layer contact) 또는 비아(via)의 생성 여부가 확률적으로 결정되도록 한 방법이 제시되었다.
일측에 따르면, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 배치되며, 제1 임계값 이상 및 제2 임계값 이하의 폭을 갖는 전도성 레이어 - 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -, 및 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함하는 식별키 생성 장치가 제공된다.
일실시예에 따르면, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 하한 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어의 최대 폭 이상의 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어의 최소 폭 이하의 값일 수 있다.
일실시예에 따르면, 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부는 상기 전도성 레이어의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
일실시예에 따르면, 상기 전도성 레이어는 N-웰(N-well), P-웰(P-well), N+ 액티브(N+ active), P+ 액티브(P+ active), 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
다른 일측에 따르면, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전도성 레이어를 생성하는 단계 - 상기 전도성 레이어는 제1 임계값 이상 및 제2 임계값 이하의 폭을 가지며, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -, 및 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 상기 반도체 칩에 생성하는 단계를 포함하는 식별키 생성 장치의 제조 방법이 제공된다.
일실시예에 따르면, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 하한 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어의 최대 폭 이상의 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어의 최소 폭 이하의 값일 수 있다.
일실시예에 따르면, 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부는 상기 전도성 레이어의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
또다른 일측에 따르면, 반도체 칩 레이아웃에 포함되는 제1 노드 및 제2 노드 사이에 제1 임계값 이상 및 제2 임계값 이하의 폭을 갖는 전도성 레이어를 배치하는 단계 - 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -, 및 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 배치하는 단계를 포함하는 식별키 생성 장치의 설계 방법이 제공된다.
일실시예에 따르면, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 하한 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어의 최대 폭 이상의 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어의 최소 폭 이하의 값일 수 있다.
일실시예에 따르면, 상기 전도성 레이어는 N-웰(N-well), P-웰(P-well), N+ 액티브(N+ active), P+ 엑티브(P+ active), 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
다른 일측에 따르면, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전위차를 생성하는 단계 - 상기 제1 노드 및 상기 제2 노드는 전도성 레이어로 연결되고, 상기 전도성 레이어는 제1 임계값 이상 및 제2 임계값 이하의 폭을 가지며, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -, 및 독출부가 상기 제1 노드 및 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별 키를 제공하는 단계를 포함하는 식별키 생성 방법이 제공된다.
일실시예에 따르면, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 하한 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어의 최대 폭 이상의 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어의 최소 폭 이하의 값일 수 있다.
도 1은 일실시예에 따른 식별키 생성 장치를 도시하는 블록도이다.
도 2는 일실시예에 따른 전도성 레이어의 구성을 설명하기 위한 개념도이다.
도 3은 일실시예에 따른 전도성 레이어의 폭 변화에 따른 패턴 생성을 설명하는 도면이다.
도 4는 일실시예에 따른 전도성 레이어의 폭 변화에 따른 전기적 개방 확률을 나타내는 그래프이다.
도 5는 일실시예에 따른 식별키 생성 장치에서 전도성 레이어에 의하여 제1 노드 및 제2 노드 사이가 전기적으로 개방된 경우의 회로도이다.
도 6은 일실시예에 따른 식별키 생성 장치에서 전도성 레이어에 의하여 제1 노드 및 제2 노드 사이가 전기적으로 단락된 경우의 회로도이다.
도 7은 일실시예에 따른 식별키 생성 장치의 제조 방법을 도시하는 흐름도이다.
도 8은 일실시예에 따른 식별키 생성 장치의 설계 방법을 도시하는 흐름도이다.
도 9는 일실시예에 따른 식별키 생성 방법을 도시하는 흐름도이다.
이하에서, 일부 실시예들을, 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 관례, 새로운 기술의 출현 등에 따라 달라질 수 있다.
또한 특정한 경우는 이해를 돕거나 및/또는 설명의 편의를 위해 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
도 1은 일실시예에 따른 식별키 생성 장치(100)를 도시하는 구성도이다.
상기 식별키 생성 장치(100)는 반도체 제조 공정의 공정 편차에 의해 노드 간의 연결이 확률적으로 발생할 수 있도록 구성되는 PUF의 적어도 일부에 대응한다.
일실시예에 따르면, 식별키 생성 장치(100)는 공정 편차에 의해 서로 다른 노드들을 전기적으로 단락시키거나 또는 개방시키도록 구성되는 전도성 레이어(110)를 포함한다.
또한, 식별키 생성 장치(100)는 상기 노드들 사이가 단락되었는지의 여부를 식별하여 식별키를 생성하는 독출부(120)를 포함할 수 있다.
상기 전도성 레이어(110)는 반도체 공정에 대한 디자인 룰에서 요구하는 전도성 레이어(110)의 최소 폭 이하의 값으로 상기 전도성 레이어의 폭이 레이아웃 되는 경우, 특정 구간에서의 패터닝 생성 확률을 이용하여 식별키를 생성할 수 있다.
상기 디자인 룰은 상기 전도성 레이어(110)가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 최소 폭의 값일 수 있다. 이하에서는 별다른 언급이 없더라도, 이러한 형식으로 이해될 수 있다.
상기 전도성 레이어(110)는 반도체 칩 내에서 제1 노드 및 제2 노드 사이에 배치되며, 제1 임계값 이상 및 제2 임계값 이하의 폭을 가질 수 있다.
여기서, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값을 나타낸다.
상기 전도성 레이어(110)가 상기 디자인 룰 상의 최소 폭 이상의 값을 가지는 경우, 상기 전도성 레이어(110)에 포토리소그래피(Photolithography) 공정에 따른 패턴(pattern)이 항시적으로 형성될 수 있어, 상기 전도성 레이어(110)에 의한 상기 제1 노드 및 상기 제2 노드 사이의 전기적 단락이 보장될 수 있다.
반면에, 상기 전도성 레이어(110)가 상기 디자인 룰 상의 최소 폭 미만의 값을 가지는 경우, 상기 전도성 레이어(110)에 상기 패턴이 형성되는 확률이 점점 감소하게 되고, 이에 따라 상기 제1 노드 및 상기 제2 노드의 사이가 전기적으로 단락되는 확률 또한 감소된다.
이러한 상기 전도성 레이어(110)에 대한 폭 값의 조정은 반도체 설계 단계에서 이루어질 수 있다. 그러나, 이는 일부 실시예에 불과하며, 공정에서 의도된 조작을 통해 동일한 결과를 만드는 것도 가능하므로, 이하에서 설계 또는 공정 단계 중 일부에 대해 설명하더라도 이러한 설명에 의해 일부 실시예로 국한되어서는 안 된다.
상기 식별키 생성 장치(100)는, 상기 전도성 레이어(110)가 상기 디자인 룰 상의 최소 폭 미만의 값을 갖도록 하여, 이 구간에서 상기 제1 노드와 상기 제2 노드 사이의 단락 여부를 상기 식별키 생성에 이용할 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 하한 값을, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 상한 값을 나타낼 수 있다.
상기 소정의 오차 범위는 상기 제1 노드 및 상기 제2 노드가 단락되는 확률이 특정 값(이를 테면, 50%)을 가지는 경우에 기초하여 정해질 수 있다.
이 경우, 상기 제1 노드 및 상기 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있으며, 이러한 확률을 상기 PUF 생성에 활용할 수 있다.
다른 실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어(110)의 최대 폭 이상의 값을, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어(110)의 최소 폭 이하의 값을 각각 가질 수 있다.
상기 전도성 레이어(110)가 상기 디자인 룰 상의 최소 폭 미만의 값을 가지는 경우, 상기 전도성 레이어(110)에 포토리소그래피(Photolithography) 공정에 따른 패턴이 형성되는 확률이 점점 감소하며, 특정 값의 폭 이하에서는 상기 패턴이 정상적으로 형성되지 않아 상기 제1 노드 및 상기 제2 노드는 전기적으로 개방될 수 밖에 없다. 이 때, 상기 제1 임계값을 상기 제1 노드 및 상기 제2 노드가 항시적으로 개방되는 상기 전도성 레이어(110)의 폭 구간의 최대값 이상으로 설정함으로써, 상기 제1 노드와 상기 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있다.
또한, 상기 전도성 레이어(110)가 가지는 폭의 값이 커질수록 상기 패턴의 형성 확률 또한 증가하며, 특정 값의 폭 이상에서는 상기 패턴이 항시적으로 형성되어 상기 제1 노드 및 상기 제2 노드가 전기적으로 단락될 수 밖에 없는 상황이 발생한다. 이 때, 상기 제2 임계값을 상기 제1 노드 및 상기 제2 노드가 항시적으로 단락되는 상기 전도성 레이어(110)의 폭 구간의 최소값 이하로 설정함으로써, 상기 제1 노드와 상기 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있다.
이 경우, 상기 전도성 레이어(110)의 폭을 적절히 설정하면, 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부가 상기 전도성 레이어(110)의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
한편, 상기 전도성 레이어(110)는 N-웰(N-well), P-웰(P-well), N+ 액티브(N+ active), P+ 액티브(P+ active), 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
상기 독출부(120)는 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하고, 출력값을 이용하여 식별키를 제공할 수 있다. 독출부(120)의 회로 구성 및 식별키 생성 과정은 도 5 및 도 6을 참조하여 보다 상세히 후술한다.
도 2는 일실시예에 따른 전도성 레이어(200)의 구성을 설명하기 위한 개념도이다.
상기 전도성 레이어(200)는 반도체 칩 내에 위치하는 제1 노드(210)와 제2 노드(220) 사이에 배치될 수 있다.
반도체의 포토리소그래피(Photolithography) 공정 과정에서, 상기 전도성 레이어(200)에 상기 공정에 의한 패턴이 형성되는 경우에는 상기 제1 노드(210) 및 상기 제2 노드(220)가 전기적으로 단락되지만, 상기 패턴이 형성되지 않는 경우에는 상기 제1 노드(210) 및 상기 제2 노드(220)가 전기적으로 개방된다.
상기 전도성 레이어(200)가 반도체 공정에 대한 디자인 룰에서 요구하는 최소 폭 이상의 값을 가지는 경우, 상기 전도성 레이어(200)에 상기 패턴(pattern)이 항시적으로 형성될 수 있어, 상기 제1 노드(210) 및 상기 제2 노드(220)의 전기적 단락이 보장될 수 있다.
반면에, 상기 전도성 레이어(200)가 상기 디자인 룰 상의 최소 폭 미만의 값을 가지는 경우, 상기 전도성 레이어(200)에 상기 패턴이 형성되는 확률이 점점 감소하게 되고, 이에 따라 상기 제1 노드(210) 및 상기 제2 노드(220)의 사이가 전기적으로 단락되는 확률 또한 감소된다.
상기 전도성 레이어(200) 구성 시, 상기 패턴이 형성되는 확률과 상기 패턴이 형성되지 않는 확률이 공존하도록 상기 전도성 레이어(200)의 폭(Width)을 설정함으로써, 상기 제1 노드(210) 및 상기 제2 노드(220)의 전기적 단락 여부를 PUF 생성에 활용할 수 있다.
이를 테면, 상기 전도성 레이어(200)의 폭(W)을 상기 디자인 룰 상의 최소 폭 미만의 값으로 설정하여, 상기 제1 노드(210) 및 상기 제2 노드(220)가 항시적으로 전기적 단락되는 것을 방지할 수 있다.
상기 전도성 레이어(200)의 폭 변화에 따른 패턴 생성 결과에 대한 내용은 도 3 및 도 4를 참조하여 보다 상세히 설명한다.
도 3은 일실시예에 따른 전도성 레이어의 폭 변화에 따른 패턴 생성을 설명하는 도면이다. 그리고 도 4는 일실시예에 따른 전도성 레이어의 폭 변화에 따른 전기적 개방 확률을 나타내는 그래프이다.
도 3을 참조하면, 상기 전도성 레이어가 가지는 폭(W)의 값에 따라 상기 패턴의 생성 여부와 상기 제1 노드 및 상기 제2 노드 사이의 단락 여부가 다르게 나타날 수 있다.
상기 전도성 레이어가 도 4의 WH 값 이상의 폭을 갖는 경우(310), 상기 전도성 레이어에 상기 패턴이 항시적으로 형성되어 상기 제1 노드 및 상기 제2 노드가 항상 전기적으로 단락된다(311 및 312). 이 때, WH 값은 상기 제1 노드 및 상기 제2 노드의 전기적 단락을 보장하는 상기 전도성 레이어(310) 폭의 최소값으로 설정할 수 있다.
그리고, 상기 전도성 레이어가 상기 디자인 룰 상의 최소 폭 미만의 값을 가지는 경우, 상기 전도성 레이어의 폭이 감소함에 따라 상기 패턴이 형성되는 확률 또한 점점 감소하여 상기 제1 노드 및 상기 제2 노드의 전기적 개방 확률이 증가하게 된다.
그러나, 상기 전도성 레이어가 WL 값 이하의 폭을 갖는 경우(330), 상기 전도성 레이어에 상기 패턴이 정상적으로 형성되지 않으며, 따라서 상기 제1 노드 및 상기 제2 노드는 항상 전기적으로 개방된다(331 및 332). 이 때, WL 값은 상기 제1 노드 및 상기 제2 노드의 전기적 개방을 보장하는 상기 전도성 레이어(330) 폭 구간의 최대값으로 설정할 수 있다.
한편, 상기 전도성 레이어가 WH 과 WL 사이의 값을 갖는 경우(320), 상기 패턴이 형성되는 확률과 상기 패턴이 형성되지 않는 확률이 모두 존재한다. 이 때, 상기 전도성 레이어에 상기 패턴이 형성되면 상기 제1 노드 및 상기 제2 노드는 전기적으로 단락 상태가 되지만(322), 상기 패턴이 형성되지 않으면 상기 제1 노드 및 상기 제2 노드는 전기적으로 개방 상태가 된다(321).
상기 전도성 레이어에 패턴이 정상적으로 형성되지 않는 경우, 331이나 332와 같이 전체적으로 형성되지 않아 전기적 개방이 될 수도 있으나, 321과 같이 부분적 개방 상태로 될 수도 있다.
일실시예에 따르면, 상기 전도성 레이어(320)는 제1 임계값 이상 및 제2 임계값 이하의 폭을 가질 수 있으며, 이 때 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어(320)가 상기 제1 노드 및 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 범위에서 설정될 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(320)의 폭에 대한 하한 값 W1일 수 있다.
또한, 상기 제2 임계값은 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(320)의 폭에 대한 상한 값 W2일 수 있다.
일실시예에 따르면, 상기 제1 임계값 W1은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어(320)의 최대 폭 WL 이상의 값일 수 있다.
또한, 상기 제2 임계값 W2는 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어(320)의 최소 폭 WH 이하의 값일 수 있다.
상기 제1 노드 및 상기 제2 노드의 단락 여부는 상기 전도성 레이어의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정되어, PUF 구현에 있어 난수성과 시불변성을 보장할 수 있다.
도 4를 참조하면, 상기 그래프의 가로축은 상기 전도성 레이어(200)가 가지는 폭의 값을, 상기 그래프의 세로축은 상기 제1 노드(210)와 상기 제2 노드(220)가 전기적으로 개방되는 확률을 의미한다.
상기 그래프에서, WH 값은 상기 제1 노드(210) 및 상기 제2 노드(220)가 단락되는 것을 보장하는 상기 전도성 레이어(200)의 최소 폭 값을, WL 값은 상기 제1 노드(210) 및 상기 제2 노드(220)가 개방되는 것을 보장하는 상기 전도성 레이어(200)의 최대 폭 값을 각각 의미한다.
그리고 Wmin 값은 상기 제1 노드(210)와 상기 제2 노드(220)를 전기적으로 단락시키도록 패터닝되는 것을 보장하도록 디자인 룰에 의하여 지정되어 있는 전도성 레이어(200)의 최소 폭으로서, 상기 WH에 일정한 마진(Margin)을 두고 설정될 수 있다.
그리고, WM 값은 이론적으로 상기 제1 노드(210) 및 상기 제2 노드(220) 사이의 전기적 단락 또는 전기적 개방 확률이 50%를 나타내는 상기 전도성 레이어(200)의 폭 값이다.
실시예들에 따라 전도성 레이어(200)의 폭 W를 상기 WM과 동일하게 구성하는 경우, 식별키 생성 장치(100)에 의해 생성되는 디지털 값인 식별키의 난수성이 최대가 될 수 있다. 그러나, 실제 공정에서는 이러한 WM을 정확히 결정하는 것에 어려움이 있으므로 전도성 레이어를 다양한 폭으로 제작 및 측정을 반복하여 최대한 WM에 가까운 값으로 W를 설정할 수 있다.
따라서, 난수성이 보장되는 식별키를 생성하기 위해서는, 상기 제1 노드(210) 및 상기 제2 노드(220)의 전기적 단락 확률과 개방 확률의 차이가 최소화되도록 상기 전도성 레이어(200)의 폭 W를 설정하거나 및/또는 찾을 수 있다.
일실시예에 따르면, 상기 전도성 레이어(200)의 폭 값은 상기 제1 노드(210) 및 상기 제2 노드(220) 사이의 단락 여부가 50%에서 소정의 오차를 가지도록 W1 과 W2 의 범위에서 설정될 수 있다.
여기서, W1 값은 상기 제1 노드(210) 및 상기 제2 노드(220)가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(200)의 폭에 대한 하한 값으로, 상기 제1 노드(210) 및 상기 제2 노드(220)가 개방되는 것을 보장하는 상기 전도성 레이어(200)의 최대 폭 이상의 값일 수 있다.
또한, W2 값은 상기 제1 노드(210) 및 상기 제2 노드(220)가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(200)의 폭에 대한 상한 값으로, 상기 제1 노드(210) 및 상기 제2 노드(220)가 단락되는 것을 보장하는 상기 전도성 레이어(200)의 최소 폭 이하의 값일 수 있다.
도 5는 일실시예에 따른 식별키 생성 장치에서 전도성 레이어에 의하여 제1 노드 및 제2 노드 사이가 전기적으로 개방된 경우의 회로도(500)이다.
상기 식별키 생성 회로(500)는 상기 전도성 레이어(510)에 의한 상기 제1 노드 및 상기 제2 노드의 전기적 단락 여부를 식별하여 식별 키를 제공할 수 있다.
상기 식별키 생성 회로(500)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조로서, 상기 전도성 레이어(510)의 개방 또는 단락 여부에 따라 출력 노드와 NMOS 트랜지스터의 드레인(drain) 노드의 연결이 개방 또는 단락으로 달라질 수 있다.
NMOS의 게이트(gate)로 인에이블(enable) 신호가 하이(high) 값을 가지는 경우, 상기 전도성 레이어(510)에 의한 상기 제1 노드 및 상기 제2 노드가 전기적으로 개방된 상태에 있다면, 출력 값은 1을 가진다.
상기 식별키 생성 회로(500)는 상기 NMOS 트랜지스터 외에, PMOS 트랜지스터에 동일한 원리를 적용하여 구현 가능하며, BJT나 다이오드 등을 이용하여 구현될 수도 있다.
도 6은 일실시예에 따른 식별키 생성 장치에서 전도성 레이어에 의하여 제1 노드 및 제2 노드 사이가 전기적으로 단락된 경우의 회로도(600)이다.
상기 식별키 생성 회로(600)는 상기 전도성 레이어(610)에 의한 상기 제1 노드 및 상기 제2 노드의 전기적 단락 여부를 식별하여 식별 키를 제공할 수 있다.
상기 식별키 생성 회로(600)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조로서, 상기 전도성 레이어(610)의 개방 또는 단락 여부에 따라 출력 노드와 NMOS 트랜지스터의 드레인(drain) 노드의 연결이 개방 또는 단락으로 달라질 수 있다.
NMOS의 게이트(gate)로 인에이블(enable) 신호가 하이(high) 값을 가지는 경우, 상기 전도성 레이어(610)에 의한 상기 제1 노드 및 상기 제2 노드가 전기적으로 단락된 상태에 있다면, 출력 값은 0을 가진다.
상기 식별키 생성 회로(600)는 상기 NMOS 트랜지스터 외에, PMOS 트랜지스터에 동일한 원리를 적용하여 구현 가능하며, BJT나 다이오드 등을 이용하여 구현될 수도 있다.
도 7은 일실시예에 따른 식별키 생성 장치의 제조 방법을 도시하는 흐름도이다.
단계(710)에서는, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전도성 레이어(110)를 생성할 수 있다.
상기 전도성 레이어(110)는 제1 임계값 이상 및 제2 임계값 이하의 폭을 가질 수 있다. 여기서, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어(110)가 상기 제1 노드 및 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값일 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 하한 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 상한 값일 수 있다.
상기 소정의 오차 범위는 상기 제1 노드 및 상기 제2 노드가 단락되는 확률이 특정 값(이를 테면, 50%)을 가지는 경우에 기초하여 정해질 수 있다.
이 경우, 상기 제1 노드 및 상기 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있으며, 이러한 확률을 상기 PUF 생성에 활용할 수 있다.
다른 실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어(110)의 최대 폭 이상의 값을, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어(110)의 최소 폭 이하의 값을 각각 가질 수 있다.
상기 전도성 레이어(110)가 상기 디자인 룰 상의 최소 폭 미만의 값을 가지는 경우, 상기 전도성 레이어(110)에 포토리소그래피(Photolithography) 공정에 따른 패턴이 형성되는 확률이 점점 감소하며, 특정 값의 폭 이하에서는 상기 패턴이 정상적으로 형성되지 않아 상기 제1 노드 및 상기 제2 노드는 전기적으로 개방될 수 밖에 없다. 이 때, 상기 제1 임계값을 상기 제1 노드 및 상기 제2 노드가 항시적으로 개방되는 상기 전도성 레이어(110)의 폭 구간의 최대값 이상으로 설정함으로써, 상기 제1 노드와 상기 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있다.
또한, 상기 전도성 레이어(110)가 가지는 폭의 값이 커질수록 상기 패턴의 형성 확률 또한 증가하며, 특정 값의 폭 이상에서는 상기 패턴이 항시적으로 형성되어 상기 제1 노드 및 상기 제2 노드가 전기적으로 단락될 수 밖에 없는 상황이 발생한다. 이 때, 상기 제2 임계값을 상기 제1 노드 및 상기 제2 노드가 항시적으로 단락되는 상기 전도성 레이어(110)의 폭 구간의 최소값 이하로 설정함으로써, 상기 제1 노드와 상기 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있다.
단계(710)에서, 상기 전도성 레이어(110)의 폭이 적절히 설정되면, 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부가 상기 전도성 레이어(110)의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
단계(720)에서는, 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하고, 출력값을 이용하여 식별키를 제공하는 상기 독출부(120)를 상기 반도체 칩에 생성할 수 있다.
상기 독출부(120)의 회로 구성 및 식별키 생성 과정은 도 5 및 도 6을 참조하여 상술한 바와 같다.
도 8은 일실시예에 따른 식별키 생성 장치의 설계 방법을 도시하는 흐름도이다.
단계(810)에서는, 반도체 칩 레이아웃에 포함되는 제1 노드 및 제2 노드 사이에 제1 임계값 이상 및 제2 임계값 이하의 폭을 갖는 전도성 레이어(110)를 배치할 수 있다.
이 때, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어(110)가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값일 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 하한 값이고, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 상한 값일 수 있다.
또한, 일실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어(110)의 최대 폭 이상의 값을, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어(110)의 최소 폭 이하의 값을 각각 가질 수 있다.
한편, 상기 전도성 레이어(110)는 N-웰(N-well), P-웰(P-well), N+ 액티브(N+ active), P+ 엑티브(P+ active), 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
단계(820)에서는, 상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부(120)를 배치할 수 있다.
도 9는 일실시예에 따른 식별키 생성 방법을 도시하는 흐름도이다.
단계(910)에서는, 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전위차를 생성할 수 있다.
이 경우, 상기 제1 노드 및 상기 제2 노드는 전도성 레이어(110)로 연결되고, 상기 전도성 레이어(110)는 제1 임계값 이상 및 제2 임계값 이하의 폭을 가질 수 있다. 또한, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어(110)가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값일 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 하한 값으로, 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어(110)의 최대 폭 이상의 값일 수 있다.
또한, 상기 제2 임계값은 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어(110)의 폭에 대한 상한 값으로, 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어(110)의 최소 폭 이하의 값일 수 있다.
단계(920)에서는, 상기 독출부(120)가 상기 제1 노드 및 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별 키를 제공할 수 있다.
상기 독출부(120)의 회로 구성 및 식별키 생성 과정은 도 5 및 도 6을 참조하여 상술한 바와 같다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (16)

  1. 반도체 칩 내의 제1 노드 및 제2 노드 사이에 배치되며, 제1 임계값 이상 및 제2 임계값 이하의 폭을 갖는 전도성 레이어 - 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -; 및
    상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부
    를 포함하는 식별키 생성 장치.
  2. 제1항에 있어서,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 상한 값인 식별키 생성 장치.
  3. 제1항에 있어서,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어의 최대 폭 이상의 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어의 최소 폭 이하의 값 인 식별키 생성 장치.
  4. 제1항에 있어서,
    상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부는 상기 전도성 레이어의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정되는 식별키 생성 장치.
  5. 제1항에 있어서,
    상기 전도성 레이어는 N-웰(N-well), P-웰(P-well), N+ 액티브(N+ active), P+ 엑티브(P+ active), 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응하는 식별키 생성 장치.
  6. 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전도성 레이어를 생성하는 단계 - 상기 전도성 레이어는 제1 임계값 이상 및 제2 임계값 이하의 폭을 가지며, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -; 및
    상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 상기 반도체 칩에 생성하는 단계
    를 포함하는 식별키 생성 장치의 제조 방법.
  7. 제6항에 있어서,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 상한 값인 식별키 생성 장치의 제조 방법.
  8. 제6항에 있어서,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어의 최대 폭 이상의 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어의 최소 폭 이하의 값 인 식별키 생성 장치의 제조 방법.
  9. 제6항에 있어서,
    상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부는 상기 전도성 레이어의 제조 공정 상의 공정 편차에 의해 무작위적으로 결정되는 식별키 생성 장치의 제조 방법.
  10. 반도체 칩 레이아웃에 포함되는 제1 노드 및 제2 노드 사이에 제1 임계값 이상 및 제2 임계값 이하의 폭을 갖는 전도성 레이어를 배치하는 단계 - 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -; 및
    상기 제1 노드 및 상기 제2 노드 사이가 단락되는지의 여부를 식별하여 식별 키를 제공하는 독출부를 배치하는 단계
    를 포함하는 식별키 생성 장치의 설계 방법.
  11. 제10항에 있어서,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 상한 값인 식별키 생성 장치의 설계 방법.
  12. 제10항에 있어서,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어의 최대 폭 이상의 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어의 최소 폭 이하의 값 인 식별키 생성 장치의 설계 방법.
  13. 제10항에 있어서,
    상기 전도성 레이어는 N-웰(N-well), P-웰(P-well), N+ 액티브(N+ active), P+ 엑티브(P+ active), 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응하는 식별키 생성 장치의 설계 방법.
  14. 반도체 칩 내의 제1 노드 및 제2 노드 사이에 전위차를 생성하는 단계 - 상기 제1 노드 및 상기 제2 노드는 전도성 레이어로 연결되고, 상기 전도성 레이어는 제1 임계값 이상 및 제2 임계값 이하의 폭을 가지며, 상기 제1 임계값 및 상기 제2 임계값은 상기 전도성 레이어가 상기 제1 노드와 상기 제2 노드를 전기적으로 단락시키도록 패터닝되는 것을 보장하는 디자인 룰 상의 최소 폭 미만의 값임 -; 및
    독출부가 상기 제1 노드 및 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별 키를 제공하는 단계
    를 포함하는 식별키 생성 방법.
  15. 제14항에 있어서,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 전도성 레이어의 폭에 대한 상한 값인 식별키 생성 방법.
  16. 제14항에 있어서,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 개방되는 것을 보장하는 상기 전도성 레이어의 최대 폭 이상의 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 것을 보장하는 상기 전도성 레이어의 최소 폭 이하의 값 인 식별키 생성 방법.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10235261B2 (en) 2013-07-26 2019-03-19 Ictk Holdings Co., Ltd. Apparatus and method for testing randomness
CN107392057A (zh) * 2016-12-30 2017-11-24 北京同方微电子有限公司 一种物理不可克隆电路结构
US11516028B2 (en) 2019-12-24 2022-11-29 CERA Licensing Limited Temperature sensing physical unclonable function (PUF) authentication system
GB201919297D0 (en) 2019-12-24 2020-02-05 Aronson Bill Temperature sensing physical unclonable function (puf) authenication system
US11127480B1 (en) * 2020-06-30 2021-09-21 Dell Products L.P. System and method for short circuit detection

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010076733A1 (en) * 2008-12-29 2010-07-08 Nxp B.V. Physical structure for use in a physical unclonable function
WO2010123185A1 (en) * 2009-04-23 2010-10-28 Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) Semiconductor chip and method for generating digital value using process variation
KR101139630B1 (ko) 2010-12-09 2012-05-30 한양대학교 산학협력단 식별키 생성 장치 및 방법
US20130093502A1 (en) * 2011-03-31 2013-04-18 Tae Wook Kim Apparatus and method for generating digital value

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101118826B1 (ko) * 2011-02-15 2012-04-20 한양대학교 산학협력단 물리적 공격을 방어하는 암호화 장치 및 암호화 방법
KR101663341B1 (ko) 2012-03-20 2016-10-14 (주) 아이씨티케이 식별키 생성 장치 및 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010076733A1 (en) * 2008-12-29 2010-07-08 Nxp B.V. Physical structure for use in a physical unclonable function
WO2010123185A1 (en) * 2009-04-23 2010-10-28 Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) Semiconductor chip and method for generating digital value using process variation
KR101139630B1 (ko) 2010-12-09 2012-05-30 한양대학교 산학협력단 식별키 생성 장치 및 방법
WO2012077856A1 (ko) * 2010-12-09 2012-06-14 한양대학교 산학협력단 식별키 생성 장치 및 방법
US20130093502A1 (en) * 2011-03-31 2013-04-18 Tae Wook Kim Apparatus and method for generating digital value

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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