WO2015034145A1 - 식별키 생성 장치 및 방법 - Google Patents

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WO2015034145A1
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conductive layer
generated
threshold
conductive layers
density
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최병덕
김동규
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(주) 아이씨티케이
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    • H04L9/0866—Generation of secret information including derivation or calculation of cryptographic keys or passwords involving user or device identifiers, e.g. serial number, physical or biometrical information, DNA, hand-signature or measurable physical characteristics
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    • H04L2209/12—Details relating to cryptographic hardware or logic circuitry

Definitions

  • the present invention relates to an apparatus and method for generating an identification key for hardware security, and more particularly, to an apparatus and method for generating an identification key by implementing a physically unclonable function (PUF) using a semiconductor process variation.
  • PAF physically unclonable function
  • the PUF may provide an identification key that is an unpredictable digital value. Although individual PUFs are given the correct manufacturing process and are manufactured in the same design and process, the digital values provided by the individual PUFs are different.
  • POWF physical one-way function practically impossible to be duplicated
  • PUF can be used to generate cryptographic keys for security and / or authentication.
  • PUF may be used to provide a unique key to distinguish devices from one another.
  • Korean Patent Registration No. 10-1139630 (hereinafter '630 patent) has been presented a method for implementing the PUF.
  • the '630 patent proposes a method that uses a process variation of a semiconductor to probabilistically determine whether an inter-layer contact or via is generated between conductive layers of the semiconductor. It became.
  • a plurality of conductive layers designed to be created in a first region in a semiconductor chip-the density of the plurality of conductive layers disposed in the first region is greater than or equal to a first threshold and less than or equal to a second threshold;
  • a first threshold and the second threshold are values less than a minimum density on a design rule that ensures that all of the plurality of conductive layers are created in the first region, and a first predetermined first of the plurality of conductive layers
  • an identification key generation device comprising a reader for identifying whether a conductive layer has been generated and providing an identification key.
  • the first threshold is a lower limit of the density range such that a difference between a probability of generating the first conductive layer and a probability of not generating is within a predetermined error range
  • the second threshold is the The difference between the probability that the first conductive layer is generated and the probability that the first conductive layer is not generated may be an upper limit value of the density range such that the difference is within the predetermined error range.
  • the first threshold value may be a value greater than or equal to the maximum density that ensures that the first conductive layer is not generated
  • the second threshold value may be a value less than or equal to the minimum density that ensures that the first conductive layer is generated.
  • the first conductive layer may be at least one conductive layer positioned between conductive layers forming a boundary of the first region among the plurality of conductive layers.
  • whether the first conductive layer is generated may be randomly determined by a process deviation caused by dishing occurring during the manufacturing process of the conductive layer.
  • At least some of the plurality of conductive layers may correspond to at least one of poly and metal.
  • the method comprising: disposing a plurality of conductive layers in a first region of a semiconductor chip, wherein a density at which the plurality of conductive layers is disposed in the first region is greater than or equal to a first threshold and less than or equal to a second threshold; A first threshold value and the second threshold value are less than a minimum density on a design rule that ensures that all of the plurality of conductive layers are created in the first region, and a predetermined one of the plurality of conductive layers.
  • a method of designing an apparatus for generating an identification key is provided, the method comprising: identifying whether or not a conductive layer has been generated and arranging a reader for providing an identification key.
  • the first threshold is a lower limit of the density range such that a difference between a probability of generating the first conductive layer and a probability of not generating is within a predetermined error range
  • the second threshold is the The difference between the probability that the first conductive layer is generated and the probability that the first conductive layer is not generated may be an upper limit value of the density range such that the difference is within the predetermined error range.
  • the first threshold value may be a value greater than or equal to the maximum density that ensures that the first conductive layer is not generated
  • the second threshold value may be a value less than or equal to the minimum density that ensures that the first conductive layer is generated.
  • the first conductive layer may be at least one conductive layer positioned between conductive layers forming a boundary of the first region among the plurality of conductive layers.
  • generating a plurality of conductive layers in the first region in the semiconductor chip-the density of the plurality of conductive layers are generated in the first region is greater than the first threshold and less than the second threshold
  • the first threshold value and the second threshold value are values less than a minimum density on a design rule that ensures that all of the plurality of conductive layers are generated in the first region, and a predetermined one of the plurality of conductive layers.
  • the first threshold is a lower limit of the density range such that a difference between a probability of generating the first conductive layer and a probability of not generating is within a predetermined error range
  • the second threshold is the The difference between the probability that the first conductive layer is generated and the probability that the first conductive layer is not generated may be an upper limit value of the density range such that the difference is within the predetermined error range.
  • the first threshold value may be a value greater than or equal to the maximum density that ensures that the first conductive layer is not generated
  • the second threshold value may be a value less than or equal to the minimum density that ensures that the first conductive layer is generated.
  • whether the first conductive layer is generated may be randomly determined by a process deviation caused by dishing occurring during the manufacturing process of the conductive layer.
  • generating a plurality of conductive layers in a first region in a semiconductor chip-the density of the plurality of conductive layers are generated in the first region is greater than or equal to a first threshold and less than or equal to a second threshold, A first threshold value and the second threshold value are less than a minimum density on a design rule that ensures that all of the plurality of conductive layers are created in the first region, and a predetermined one of the plurality of conductive layers.
  • a method of generating an identification key is provided, the method comprising identifying whether a conductive layer has been generated and providing an identification key.
  • the first threshold is a lower limit of the density range such that a difference between a probability of generating the first conductive layer and a probability of not generating is within a predetermined error range
  • the second threshold is the The difference between the probability that the first conductive layer is generated and the probability that the first conductive layer is not generated may be an upper limit value of the density range such that the difference is within the predetermined error range.
  • the first threshold value may be a value greater than or equal to the maximum density that ensures that the first conductive layer is not generated
  • the second threshold value may be a value less than or equal to the minimum density that ensures that the first conductive layer is generated.
  • FIG. 1 is a block diagram illustrating an apparatus for generating an identification key according to an embodiment.
  • FIG. 2 is a conceptual diagram illustrating a first region in which a plurality of conductive layers are disposed, according to an exemplary embodiment.
  • FIG 3 is a plan view and a cross-sectional view of the pattern generation according to the density change of the plurality of conductive layers in accordance with one embodiment.
  • FIG. 4 is a graph illustrating a pattern generation probability according to a change in density of a plurality of conductive layers, according to an exemplary embodiment.
  • FIG. 5 is a circuit diagram when a conductive layer is not normally generated in the apparatus for generating an identification key according to an embodiment.
  • FIG. 6 is a circuit diagram of a case where a conductive layer is normally generated in an apparatus for generating an identification key according to an embodiment.
  • FIG. 7 is a flowchart illustrating a design method of an apparatus for generating an identification key according to an embodiment.
  • FIG. 8 is a flowchart illustrating a method of manufacturing an apparatus for generating an identification key according to an embodiment.
  • FIG. 9 is a flowchart illustrating a method of generating an identification key according to an embodiment.
  • FIG. 1 is a block diagram illustrating an apparatus for generating an identification key 100 according to an embodiment.
  • the identification key generating apparatus 100 corresponds to at least a part of the PUF configured to probably generate a connection between nodes due to a process deviation of a semiconductor manufacturing process.
  • the identification key generation device 100 may include a plurality of conductive layers 110 generated by a process deviation caused by dishing that may occur during a manufacturing process.
  • dishing process during the chemical mechanical planarization (CMP) step of the photolithography process of the semiconductor process, more conductive layers located in the center than the edges in a predetermined region are removed, and the thickness of the conductive layer becomes thinner toward the center. It means to lose.
  • CMP chemical mechanical planarization
  • the design rule may be a value of a minimum density that ensures that all of the plurality of conductive layers 110 disposed in the first region of the semiconductor chip are normally generated. In the following, even if there is no mention, it can be understood in this form.
  • an identification key may be generated using a patterning generation probability in a specific section. Can be.
  • the identification key generating apparatus 100 may include a reader 120 for generating an identification key by identifying whether at least one conductive layer of the plurality of conductive layers 110 is generated.
  • the plurality of conductive layers 110 may be designed to be generated in the first region of the semiconductor chip, and may be disposed in the first region at a density greater than or equal to a first threshold and less than or equal to a second threshold.
  • the first threshold value and the second threshold value represent values less than the minimum density on the design rule to ensure that all of the plurality of conductive layers are generated in the first region.
  • the density value adjustment of the plurality of conductive layers 110 may be performed at the semiconductor design stage. However, this is only some embodiments, and it is also possible to produce the same result through the intended operation in the process, and therefore, some of the design or process steps are described below and should not be limited to some embodiments by this description. .
  • a pattern according to a photolithography process is formed on all of the plurality of conductive layers 110. Can be generated normally.
  • the probability of generating the pattern in the plurality of conductive layers 110 is reduced, thereby reducing the number of the plurality of conductive layers 110.
  • the probability that all four conductive layers 110 are normally produced is also reduced.
  • the identification key generating device 100 allows the plurality of conductive layers 110 to be generated in the first region to be less than the minimum density on the design rule, and in this section, a first predetermined conductive layer among the plurality of conductive layers. Can be used to generate the identification key.
  • the first conductive layer is at least one conductive layer predetermined among the plurality of conductive layers 110, and is disposed between conductive layers that form a boundary of the first region in which the plurality of conductive layers 110 are disposed. It may be a conductive layer of.
  • the first threshold is a lower limit of the density range for the plurality of conductive layers 110 such that the difference between the probability that the first conductive layer is generated and the probability that the first conductive layer is not generated is within a predetermined error range.
  • the second threshold may represent an upper limit value of the density range such that a difference between a probability of generating the first conductive layer and a probability of not generating the first conductive layer is within the predetermined error range.
  • the predetermined error range may be determined based on a case in which a pattern is normally formed in the first conductive layer and the probability of generating the first conductive layer has a specific value (for example, 50%).
  • the first conductive layer may have both a probability of generating and a probability of not generating, and the probability may be used to generate the PUF.
  • the first threshold is a value greater than or equal to the maximum density for the plurality of conductive layers 110 to ensure that the first conductive layer is not generated
  • the second threshold is the first conductivity.
  • Each layer may have a value less than or equal to the minimum density of the plurality of conductive layers 110 to ensure that the layer is generated.
  • the plurality of conductive layers 110 are disposed in the first region below the minimum density on the design rule, there is a probability that a pattern according to a photolithography process is formed on all of the plurality of conductive layers 110. Increasingly, below a certain density, the pattern is not formed in all of the plurality of conductive layers 110. At this time, by setting the first threshold value to the maximum value of the density range in which the pattern is not formed on all of the plurality of conductive layers 110, the first conductive layer has a probability of being normally generated or not generated. Can have
  • the probability of forming the pattern also increases, and if the pattern is greater than or equal to a specific value, the patterns are formed on all of the plurality of conductive layers 110. Is generated.
  • the first conductive layer may have both the probability of being normally generated or not being generated. have.
  • the density of the plurality of layers 110 is appropriately set in the first region, whether the first conductive layer is generated or not is a process deviation due to dishing occurring during the manufacturing process of the conductive layer. Can be determined randomly.
  • At least some of the plurality of conductive layers 110 may correspond to at least one of poly and metal.
  • the reader 120 may identify whether a first predetermined conductive layer among the plurality of conductive layers 110 is generated, and provide an identification key using the output value thereof.
  • a circuit configuration of the reader 120 and a process of generating an identification key will be described later in more detail with reference to FIGS. 5 and 6.
  • FIG. 2 is a conceptual diagram illustrating a first region 200 in which a plurality of conductive layers are disposed, according to an exemplary embodiment.
  • the plurality of conductive layers 110 may be disposed in the first region 200 which is a predetermined space in the semiconductor chip.
  • the plurality of conductive layers 110 when the plurality of conductive layers 110 are disposed at a density higher than or equal to the minimum density required by the design rule for the semiconductor process, the plurality of conductive layers included in the first region 200 ( All of the patterns 110 may be formed by a photolithography process. In this case, generation of the first conductive layer 210 which is at least one of the plurality of conductive layers 110 may be guaranteed.
  • the probability that the pattern is normally formed in the plurality of conductive layers 110 gradually decreases, and the probability of generating the first conductive layer 210 also decreases.
  • the first conductive layer 210 may be predefined among a plurality of conductive layers 110 disposed in the first region 200, and positioned between conductive layers forming a boundary of the first region 200. It may be any one of the conductive layer.
  • the first conductive layer 210 may be a conductive layer positioned at the center of the plurality of conductive layers 110 disposed in the first region 200.
  • the plurality of conductive layers 110 may exist in the plurality of conductive layers 110 such that both the probability of the pattern being formed normally and the probability of not forming the pattern exist.
  • the density of 110 whether to generate the first conductive layer 210 may be used to generate the PUF.
  • the plurality of conductive layers 110 may be disposed in the first region 200 at less than the minimum density on the design rule, such that the first conductive layer 210 is at least one of the plurality of conductive layers 110. Can always be prevented.
  • a pattern generation and a result of generating the first conductive layer 210 according to the density change of the plurality of conductive layers 110 in the first region will be described in more detail with reference to FIGS. 3 and 4.
  • 3 is a plan view and a cross-sectional view of the pattern generation according to the density change of the plurality of conductive layers in accordance with one embodiment.
  • 4 is a graph illustrating a pattern generation probability according to a change in density of a plurality of conductive layers, according to an exemplary embodiment.
  • the pattern is generated and whether the first conductive layer 210 is generated according to the value of the density D of the plurality of conductive layers 110 in the first region 200. It may appear different.
  • the pattern is normally formed on all of the plurality of conductive layers 110.
  • the first conductive layer 210 which is at least one of the conductive layers 110, may also be created at all times (311).
  • the D H value may be set to a minimum value of the density of the plurality of conductive layers 110 to ensure that the first conductive layer 210 is generated.
  • the plurality of conductive layers 110 may decrease as the density of the plurality of conductive layers 110 decreases.
  • the probability that the pattern is normally formed in 110 decreases gradually, so that the probability of generating the first conductive layer 210 also decreases.
  • the D L value may be set to a maximum value of the density of the plurality of conductive layers 110 to ensure that the first conductive layer 210 is not generated.
  • the probability of forming the pattern on the plurality of conductive layers 110 is not formed. There may be a probability that all of them do not exist, and thus the first conductive layer may or may not be generated (321).
  • the plurality of conductive layers 320 may be disposed in a first region of the semiconductor chip at a density greater than or equal to a first threshold and less than or equal to a second threshold.
  • the second threshold may be set in a range less than the minimum density on the design rule to ensure that all of the plurality of conductive layers are generated in the first region.
  • the first threshold is a lower limit value D 1 of the density range of the plurality of conductive layers such that a difference between a probability that the first conductive layer is generated and a probability that the first conductive layer is not generated is within a predetermined error range.
  • the second threshold may be an upper limit value D 2 of the density range of the plurality of conductive layers such that a difference between a probability that the first conductive layer is generated and a probability that the first conductive layer is not generated is within a predetermined error range.
  • the first threshold D 1 is a value above the maximum density D L that ensures that the first conductive layer is not generated
  • the second threshold D 2 is a minimum that ensures that the first conductive layer is generated. It may be set to a value of the density D H or less, respectively.
  • Whether or not the first conductive layer is generated may be randomly determined by a process deviation caused by dishing occurring during the manufacturing process of the conductive layer.
  • At least some of the plurality of conductive layers may correspond to at least one of poly and metal.
  • the horizontal axis of the graph represents density values of the plurality of conductive layers in the first region 200
  • the vertical axis of the graph represents probability of generating patterns in the plurality of conductive layers.
  • the probability that the first conductive layer is generated among the plurality of conductive layers is generated among the plurality of conductive layers.
  • the value of D H is less than or equal to the minimum density that ensures that the first conductive layer 210 is created
  • the value of D L is the maximum density that ensures that the first conductive layer 210 is not produced.
  • the D min value in the graph is a minimum density value according to a design rule that ensures that all of the plurality of conductive layers are generated in the first region 200, and is set with a constant margin at the D H. Can be.
  • the D M value is theoretically formed in the first conductive layer 210 so that the plurality of conductive parts included in the first region 200 exhibiting a 50% probability of generating the first conductive layer.
  • the density value of the layer is theoretically formed in the first conductive layer 210 so that the plurality of conductive parts included in the first region 200 exhibiting a 50% probability of generating the first conductive layer.
  • the randomness of the identification key which is a digital value generated by the identification key generating apparatus 100
  • the density of the plurality of conductive layers may be set to a value close to D M as much as possible by repeatedly manufacturing and measuring a plurality of conductive layers at various densities. .
  • the density value of the plurality of conductive layers is in the range 420 of D 1 and D 2 such that whether the first conductive layer 210 is generated has a predetermined error 410 at 50%. Can be set.
  • the value of D 1 is a lower limit value for the density of the plurality of conductive layers such that a difference between a probability of generating the first conductive node 210 and a probability of not being generated is within a predetermined error range. It may be a value greater than or equal to the maximum density of the plurality of conductive layers to ensure that node 210 is not generated.
  • the value D 2 is an upper limit value for the density of the plurality of conductive layers such that a difference between a probability that the first conductive node 210 is generated and a probability that the first conductive node 210 is not generated is within a predetermined error range. It may be a value less than or equal to the minimum density of the plurality of conductive layers to ensure that node 210 is generated.
  • FIG. 5 is a circuit diagram 500 when the conductive layer is not normally generated in the apparatus for generating an identification key according to an embodiment.
  • the pattern may not be formed entirely, or the pattern may not be partially formed, as in the conductive layer 510 of FIG. A) can be opened;
  • the identification key generation circuit 500 may identify whether the conductive layer 510 is generated and provide an identification key.
  • the identification key generation circuit 500 is a pull-down circuit structure composed of a resistor and an NMOS transistor, and the connection between the output node and the drain node of the NMOS transistor is opened or not depending on whether the conductive layer 510 is generated. May be shorted.
  • the output value has a value of 1 if the conductive layer 510 is not generated.
  • the identification key generation circuit 500 may be implemented by applying the same principle to the PMOS transistor in addition to the NMOS transistor, or may be implemented using a BJT or a diode.
  • FIG. 6 is a circuit diagram 600 when a conductive layer is normally generated in an apparatus for generating an identification key according to an embodiment.
  • the identification key generation circuit 600 may identify whether the conductive layer 610 is generated and provide an identification key.
  • the identification key generation circuit 600 has a structure of a pull-down circuit composed of a resistor and an NMOS transistor, and the connection between the output node and the drain node of the NMOS transistor is opened or not depending on whether the conductive layer 610 is generated. May be shorted.
  • the identification key generation circuit 600 may be implemented by applying the same principle to the PMOS transistor in addition to the NMOS transistor, or may be implemented using a BJT or a diode.
  • FIG. 7 is a flowchart illustrating a design method of an apparatus for generating an identification key according to an embodiment.
  • the plurality of conductive layers 110 may be disposed in the first region included in the semiconductor chip layout.
  • the plurality of conductive layers 110 may be disposed in the first region at a density greater than or equal to a first threshold and less than or equal to a second threshold.
  • the first threshold value and the second threshold value may be values less than the minimum density on the design rule to ensure that all of the plurality of conductive layers are generated in the first region.
  • the first threshold is a lower limit of the density range for the plurality of conductive layers 110 such that the difference between the probability that the first conductive layer is generated and the probability that the first conductive layer is not generated is within a predetermined error range.
  • the second threshold may represent an upper limit value of the density range such that a difference between a probability of generating the first conductive layer and a probability of not generating the first conductive layer is within the predetermined error range.
  • the predetermined error range may be determined based on a case in which a pattern is normally formed in the first conductive layer and the probability of generating the first conductive layer has a specific value (for example, 50%).
  • the first conductive layer may have both a probability of generating and a probability of not generating, and the probability may be used to generate the PUF.
  • the first threshold is a value greater than or equal to the maximum density for the plurality of conductive layers 110 to ensure that the first conductive layer is not generated
  • the second threshold is the first conductivity.
  • Each layer may have a value less than or equal to the minimum density of the plurality of conductive layers 110 to ensure that the layer is generated.
  • the plurality of conductive layers 110 are disposed in the first region below the minimum density on the design rule, there is a probability that a pattern according to a photolithography process is formed on all of the plurality of conductive layers 110. Increasingly, below a certain density, the pattern is not formed in all of the plurality of conductive layers 110. At this time, by setting the first threshold value to the maximum value of the density range in which the pattern is not formed on all of the plurality of conductive layers 110, the first conductive layer has a probability of being normally generated or not generated. Can have
  • the probability of forming the pattern also increases, and if the pattern is greater than or equal to a specific value, the patterns are formed on all of the plurality of conductive layers 110. Is generated.
  • the first conductive layer may have both the probability of being normally generated or not being generated. have.
  • a reader 120 may be disposed on the semiconductor chip to identify whether a predetermined first conductive layer is generated among the plurality of conductive layers and provide an identification key.
  • the circuit configuration of the reader 120 and the process of generating an identification key are as described above with reference to FIGS. 5 and 6.
  • FIG. 8 is a flowchart illustrating a method of manufacturing an apparatus for generating an identification key according to an embodiment.
  • a plurality of conductive layers 110 may be generated in the first region of the semiconductor chip.
  • the plurality of conductive layers 110 may be formed in the first region at a density greater than or equal to a first threshold and less than or equal to a second threshold.
  • the first threshold value and the second threshold value may be values less than the minimum density on the design rule to ensure that all of the plurality of conductive layers 110 are generated in the first region.
  • the first threshold is a lower limit of the density range for the plurality of conductive layers 110 such that the difference between the probability that the first conductive layer is generated and the probability that the first conductive layer is not generated is within a predetermined error range.
  • the second threshold may be an upper limit value of the density range such that a difference between a probability that the first conductive layer is generated and a probability that the first conductive layer is not generated is within the predetermined error range.
  • the first threshold is a value of at least a maximum density for the plurality of conductive layers 110 to ensure that the first conductive layer is not generated
  • the second threshold is the first threshold value.
  • Each of the plurality of conductive layers 110 that ensures that the first conductive layer is generated may have a value less than or equal to the minimum density.
  • the plurality of conductive layers 110 are disposed in the first region below the minimum density on the design rule, there is a probability that a pattern according to a photolithography process is formed on all of the plurality of conductive layers 110. Increasingly, below a certain density, the pattern is not formed in all of the plurality of conductive layers 110. At this time, by setting the first threshold value to the maximum value of the density range in which the pattern is not formed on all of the plurality of conductive layers 110, the first conductive layer has a probability of being normally generated or not generated. Can have
  • the probability of forming the pattern also increases, and if the pattern is greater than or equal to a specific value, the patterns are formed on all of the plurality of conductive layers 110. Is generated.
  • the first conductive layer may have both the probability of being normally generated or not being generated. have.
  • the first conductive layer may be any conductive layer positioned between conductive layers forming a boundary of the first region among the plurality of conductive layers 110.
  • Whether the first conductive layer is generated may be randomly determined by a process deviation caused by dishing occurring during the manufacturing process of the conductive layer.
  • At least some of the plurality of conductive layers may correspond to at least one of poly and metal.
  • a reader 120 may be generated in the semiconductor chip to identify whether a predetermined first conductive layer among the plurality of conductive layers 110 is generated and provide an identification key.
  • the circuit configuration of the reader 120 and the process of generating an identification key are as described above with reference to FIGS. 5 and 6.
  • FIG. 9 is a flowchart illustrating a method of generating an identification key according to an embodiment.
  • a plurality of conductive layers may be generated in the first region of the semiconductor chip.
  • the plurality of conductive layers are created in the first region at a density greater than or equal to a first threshold and less than or equal to a second threshold, wherein the first threshold and the second threshold are the first threshold values. It may be a value less than the minimum density on the design rule to ensure that all of the plurality of conductive layers are generated in one region.
  • the first threshold is a lower limit of the density range for the plurality of conductive layers 110 such that the difference between the probability that the first conductive layer is generated and the probability that the first conductive layer is not generated is within a predetermined error range.
  • the value may be a value greater than or equal to the maximum density for the plurality of conductive layers 110 to ensure that the first conductive layer is not generated.
  • the second threshold is an upper limit value of the density range such that a difference between a probability that the first conductive layer is generated and a probability that the first conductive layer is not generated is within the predetermined error range, and the first conductive layer is generated. It may be a value less than or equal to the minimum density for the plurality of conductive layers 110 to ensure.
  • the reader 120 may identify whether a first conductive layer, which is previously designated among the plurality of conductive layers, is generated or provide an identification key.
  • the circuit configuration of the reader 120 and the process of generating an identification key are as described above with reference to FIGS. 5 and 6.
  • the apparatus described above may be implemented as a hardware component, a software component, and / or a combination of hardware components and software components.
  • the devices and components described in the embodiments may be, for example, processors, controllers, arithmetic logic units (ALUs), digital signal processors, microcomputers, field programmable arrays (FPAs), It may be implemented using one or more general purpose or special purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions.
  • the processing device may execute an operating system (OS) and one or more software applications running on the operating system.
  • the processing device may also access, store, manipulate, process, and generate data in response to the execution of the software.
  • OS operating system
  • the processing device may also access, store, manipulate, process, and generate data in response to the execution of the software.
  • processing device includes a plurality of processing elements and / or a plurality of types of processing elements. It can be seen that it may include.
  • the processing device may include a plurality of processors or one processor and one controller.
  • other processing configurations are possible, such as parallel processors.
  • the software may include a computer program, code, instructions, or a combination of one or more of the above, and configure the processing device to operate as desired, or process it independently or collectively. You can command the device.
  • Software and / or data may be any type of machine, component, physical device, virtual equipment, computer storage medium or device in order to be interpreted by or to provide instructions or data to the processing device. Or may be permanently or temporarily embodied in a signal wave to be transmitted.
  • the software may be distributed over networked computer systems so that they may be stored or executed in a distributed manner.
  • Software and data may be stored on one or more computer readable recording media.
  • the method according to the embodiment may be embodied in the form of program instructions that can be executed by various computer means and recorded in a computer readable medium.
  • the computer readable medium may include program instructions, data files, data structures, etc. alone or in combination.
  • the program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts.
  • Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks.
  • Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like.
  • the hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

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Abstract

전도성 레이어의 제조 공정 상의 공정 편차를 이용하여 식별키를 생성하는 장치가 제공된다. 상기 식별키 생성 장치는, 반도체 칩 내의 제1 영역에 생성되도록 디자인 된 복수 개의 전도성 레이어 - 상기 제1 영역에 상기 복수 개의 전도성 레이어가 배치되는 밀도는 제1 임계값 이상 및 제2 임계값 이하이고, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값임 -, 및 상기 복수 개의 전도성 레이어 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함할 수 있다.

Description

식별키 생성 장치 및 방법
하드웨어 보안을 위해 식별키를 생성하는 장치 및 방법에 연관되며, 보다 구체적으로는 반도체 공정 편차를 이용하여 PUF(Physically Unclonable Function)를 구현하여 식별키를 생성하는 장치 및 방법에 연관된다.
정보화 사회가 고도화 됨에 따라 개인 정보 보호의 필요성도 높아지고 있고, 개인 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 요구된다.
최근에는 컴퓨팅 디바이스에 저장된 식별키에 대하여, 부채널 공격(Side channel attack), 역공학(Reverse engineering) 공격 등의 다양한 공격이 이루어지고 있는 추세이다. 이런 공격에 대하여 안전하게 식별키를 생성 및 저장하는 방법으로 PUF 기술이 개발되고 있다.
PUF는 예측 불가능한 (Unpredictable) 디지털 값인 식별키를 제공할 수 있다. 개개의 PUF들은 정확한 제조 공정이 주어지고, 동일한 설계 및 공정에서 제조되더라도, 상기 개개의 PUF들이 제공하는 디지털 값은 다르다.
따라서, 복제가 불가능한 POWF (Physical One-Way Function practically impossible to be duplicated)로 지칭될 수도 있다.
이러한 PUF의 특성은 보안 및/또는 인증을 위한 암호 키의 생성에 이용될 수 있다. 이를테면, 디바이스를 다른 디바이스와 구별하기 위한 유니크 키(Unique key to distinguish devices from one another)를 제공하기 위해 PUF가 이용될 수 있다.
한국 등록특허 10-1139630호(이하 '630 특허)에서 PUF를 구현하는 방법이 제시된 바 있다. '630 특허에서는 반도체의 공정 편차(Process variation)를 이용하여 반도체의 전도성 레이어들 사이의 인터-레이어 컨택(inter-layer contact) 또는 비아(via)의 생성 여부가 확률적으로 결정되도록 한 방법이 제시되었다.
일측에 따르면, 반도체 칩 내의 제1 영역에 생성되도록 디자인 된 복수 개의 전도성 레이어 - 상기 제1 영역에 상기 복수 개의 전도성 레이어가 배치되는 밀도는 제1 임계값 이상 및 제2 임계값 이하이고, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값임 -, 및 상기 복수 개의 전도성 레이어 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하여 식별 키를 제공하는 독출부를 포함하는 식별키 생성 장치가 제공된다.
일실시예에 따르면, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 밀도 범위의 하한 값이고, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 밀도 범위의 상한 값일 수 있다.
또한, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 최대 밀도 이상의 값이고, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 것을 보장하는 최소 밀도 이하의 값일 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어는 상기 복수 개의 전도성 레이어 중 상기 제1 영역의 경계를 이루는 전도성 레이어 사이에 위치하는 적어도 하나의 전도성 레이어일 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어가 생성되는지의 여부는 상기 전도성 레이어의 제조 공정 과정에서 발생하는 디싱(Dishing) 현상에 의한 공정 편차에 의해 무작위적으로 결정될 수 있다.
일실시예에 따르면, 상기 복수 개의 전도성 레이어 중 적어도 일부는, 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
다른 일측에 따르면, 반도체 칩 내의 제1 영역에 복수 개의 전도성 레이어를 배치하는 단계 - 상기 제1 영역에 상기 복수 개의 전도성 레이어가 배치되는 밀도는 제1 임계값 이상 및 제2 임계값 이하이고, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값임 -, 및 상기 복수 개의 전도성 레이어 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하여 식별 키를 제공하는 독출부를 배치하는 단계를 포함하는 식별키 생성 장치의 설계 방법이 제공된다.
일실시예에 따르면, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 밀도 범위의 하한 값이고, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 밀도 범위의 상한 값일 수 있다.
또한, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 최대 밀도 이상의 값이고, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 것을 보장하는 최소 밀도 이하의 값일 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어는 상기 복수 개의 전도성 레이어 중, 상기 제1 영역의 경계를 이루는 전도성 레이어 사이에 위치하는 적어도 하나의 전도성 레이어일 수 있다.
또다른 일측에 따르면, 반도체 칩 내의 제1 영역에 복수 개의 전도성 레이어를 생성하는 단계 - 상기 제1 영역에 상기 복수 개의 전도성 레이어가 생성되는 밀도는 제1 임계값 이상 및 제2 임계값 이하이고, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값임 -, 및 상기 복수 개의 전도성 레이어 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하여 식별 키를 제공하는 독출부를 상기 반도체 칩에 생성하는 단계를 포함하는 식별키 생성 장치의 제조 방법이 제공된다.
일실시예에 따르면, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 밀도 범위의 하한 값이고, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 밀도 범위의 상한 값일 수 있다.
또한, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 최대 밀도 이상의 값이고, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 것을 보장하는 최소 밀도 이하의 값일 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어가 생성되는지의 여부는 상기 전도성 레이어의 제조 공정 과정에서 발생하는 디싱(Dishing) 현상에 의한 공정 편차에 의해 무작위적으로 결정될 수 있다.
다른 일측에 따르면, 반도체 칩 내의 제1 영역에 복수 개의 전도성 레이어를 생성하는 단계 - 상기 제1 영역에 상기 복수 개의 전도성 레이어가 생성되는 밀도는 제1 임계값 이상 및 제2 임계값 이하이고, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값임 -, 및 상기 복수 개의 전도성 레이어 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하여 식별 키를 제공하는 단계를 포함하는 식별키 생성 방법이 제공된다.
일실시예에 따르면, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 밀도 범위의 하한 값이고, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 밀도 범위의 상한 값일 수 있다.
또한, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 최대 밀도 이상의 값이고, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 것을 보장하는 최소 밀도 이하의 값일 수 있다.
도 1은 일실시예에 따른 식별키 생성 장치를 도시하는 블록도이다.
도 2는 일실시예에 따라 복수 개의 전도성 레이어가 배치된 제1 영역을 설명하기 위한 개념도이다.
도 3은 일실시예에 따른 복수 개의 전도성 레이어의 밀도 변화에 따른 패턴 생성에 대한 평면도 및 단면도이다.
도 4는 일실시예에 따른 복수 개의 전도성 레이어의 밀도 변화에 따른 패턴 생성 확률을 나타내는 그래프이다.
도 5는 일실시예에 따른 식별키 생성 장치에서 전도성 레이어가 정상적으로 생성되지 않은 경우의 회로도이다.
도 6은 일실시예에 따른 식별키 생성 장치에서 전도성 레이어가 정상적으로 생성된 경우의 회로도이다.
도 7은 일실시예에 따른 식별키 생성 장치의 설계 방법을 도시하는 흐름도이다.
도 8은 일실시예에 따른 식별키 생성 장치의 제조 방법을 도시하는 흐름도이다.
도 9는 일실시예에 따른 식별키 생성 방법을 도시하는 흐름도이다.
이하에서, 일부 실시예들을, 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 관례, 새로운 기술의 출현 등에 따라 달라질 수 있다.
또한 특정한 경우는 이해를 돕거나 및/또는 설명의 편의를 위해 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
도 1은 일실시예에 따른 식별키 생성 장치(100)를 도시하는 구성도이다.
상기 식별키 생성 장치(100)는 반도체 제조 공정의 공정 편차에 의해 노드 간의 연결이 확률적으로 발생할 수 있도록 구성되는 PUF의 적어도 일부에 대응한다.
일실시예에 따르면, 식별키 생성 장치(100)는 제조 공정 과정에서 발생할 수 있는 디싱(Dishing) 현상에 의한 공정 편차에 의해 생성되는 복수 개의 전도성 레이어(110)를 포함한다.
상기 디싱 현상은, 반도체 공정의 포토리소그래피(Photolithography) 과정 중 CMP(Chemical Mechanical Planarization) 단계에서 일정 영역 내의 가장자리보다 가운데 부분에 위치한 전도성 레이어가 더 많이 제거되어, 가운데 부분으로 갈수록 전도성 레이어의 두께가 얇아지는 것을 말한다. 반도체 공정에 대한 디자인 룰에서 요구하는 밀도 조건을 만족시키기 위한 더미 레이어(dummy layer)를 상기 일정 영역 내에 추가하지 않고 공정이 진행되는 경우, 디싱 현상이 발생될 수 있다.
상기 디자인 룰은 반도체 칩 내의 제1 영역에 배치되는 복수 개의 전도성 레이어(110)의 전부가 정상적으로 생성되는 것을 보장하는 최소 밀도의 값일 수 있다. 이하에서는 별다른 언급이 없더라도, 이러한 형식으로 이해될 수 있다.
복수 개의 전도성 레이어(110)가 반도체 칩 내의 일정 영역 내에 생성됨에 있어, 반도체 공정에 대한 디자인 룰에서 요구하는 최소 밀도 미만으로 배치되는 경우, 특정 구간에서의 패터닝 생성 확률을 이용하여 식별키를 생성할 수 있다.
또한, 상기 식별키 생성 장치(100)는 상기 복수 개의 전도성 레이어(110) 중 적어도 하나의 전도성 레이어의 생성 여부를 식별하여 식별키를 생성하는 독출부(120)를 포함할 수 있다.
복수 개의 전도성 레이어(110)는 반도체 칩 내의 제1 영역에 생성되도록 디자인 되어, 제1 임계값 이상 및 제2 임계값 이하의 밀도로 상기 제1 영역에 배치될 수 있다.
여기서, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값을 나타낸다.
이러한 상기 복수 개의 전도성 레이어(110)에 대한 밀도 값 조정은 반도체 설계 단계에서 이루어질 수 있다. 그러나, 이는 일부 실시예에 불과하며, 공정에서 의도된 조작을 통해 동일한 결과를 만드는 것도 가능하므로, 이하에서 설계 또는 공정 단계 중 일부에 대해 설명하더라도 이러한 설명에 의해 일부 실시예로 국한되어서는 안 된다.
상기 복수 개의 전도성 레이어(110)가 상기 제1 영역에서 상기 디자인 룰 상의 최소 밀도 이상으로 배치되는 경우, 상기 복수 개의 전도성 레이어(110)의 전부에 포토리소그래피(Photolithography) 공정에 따른 패턴(pattern)이 정상적으로 생성될 수 있다.
반면에, 상기 복수 개의 전도성 레이어(110)가 상기 제1 영역에서 상기 디자인 룰 상의 최소 밀도 미만으로 배치되는 경우, 상기 복수 개의 전도성 레이어(110) 에 상기 패턴이 생성될 확률이 감소되어, 상기 복수 개의 전도성 레이어(110)가 모두 정상적으로 생성되는 확률 또한 감소한다.
식별키 생성 장치(100)는, 상기 복수 개의 전도성 레이어(110)가 상기 디자인 룰 상의 최소 밀도 미만으로 상기 제1 영역에 생성되도록 하고, 이 구간에서 상기 복수 개의 전도성 레이어 중 미리 지정된 제1 전도성 레이어의 생성 여부를 상기 식별키 생성에 이용할 수 있다.
상기 제1 전도성 레이어는 상기 복수 개의 전도성 레이어(110) 중 미리 지정된 적어도 하나의 전도성 레이어로서, 상기 복수 개의 전도성 레이어(110)가 배치된 상기 제1 영역의 경계를 이루는 전도성 레이어 사이에 위치하는 임의의 전도성 레이어일 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 복수 개의 전도성 레이어(110)에 대한 밀도 범위의 하한 값이고, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 밀도 범위의 상한 값을 나타낼 수 있다.
상기 소정의 오차 범위는 상기 제1 전도성 레이어에 패턴이 정상적으로 형성되어 상기 제1 전도성 레이어가 생성되는 확률이 특정 값(이를 테면, 50%)을 가지는 경우에 기초하여 정해질 수 있다.
이 경우, 상기 제1 전도성 레이어는 생성되는 확률과 생성되지 않는 확률을 모두 가질 수 있으며, 이러한 확률을 상기 PUF 생성에 활용할 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 상기 복수 개의 전도성 레이어(110)에 대한 최대 밀도 이상의 값을, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 것을 보장하는 상기 복수 개의 전도성 레이어(110)에 대한 최소 밀도 이하의 값을 각각 가질 수 있다.
상기 복수 개의 전도성 레이어(110)가 상기 디자인 룰 상의 최소 밀도 미만으로 상기 제1 영역에 배치되는 경우, 상기 복수 개의 전도성 레이어(110) 전부에 포토리소그래피(Photolithography) 공정에 따른 패턴이 형성되는 확률이 점점 감소하며, 특정 밀도 이하에서는 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 형성되지 않는다. 이 때, 상기 제1 임계값을 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 형성되지 않는 밀도 범위의 최대값 이상으로 설정함으로써, 상기 제1 전도성 레이어는 정상적으로 생성되거나 생성되지 않는 확률을 모두 가질 수 있다.
또한, 상기 복수 개의 전도성 레이어(110)가 상기 제1 영역에서 가지는 밀도 값이 커질수록 상기 패턴의 형성 확률 또한 증가하며, 특정 값의 밀도 이상에서는 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 생성된다. 이 때, 상기 제2 임계값을 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 생성되는 밀도 범위의 최소값 이하로 설정함으로써, 상기 제1 전도성 레이어는 정상적으로 생성되거나 생성되지 않는 확률을 모두 가질 수 있다.
이 경우, 상기 제1 영역에서 상기 복수 개의 레이어(110)의 밀도를 적절히 설정하면, 상기 제1 전도성 레이어의 생성 여부는 상기 전도성 레이어의 제조 공정 과정에서 발생하는 디싱(Dishing) 현상에 의한 공정 편차에 의해 무작위적으로 결정될 수 있다.
한편, 상기 복수 개의 전도성 레이어(110) 중 적어도 일부는 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
독출부(120)는 상기 복수 개의 전도성 레이어(110) 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하고, 이에 대한 출력값을 이용하여 식별키를 제공할 수 있다. 상기 독출부(120)의 회로 구성 및 식별키 생성 과정은 도 5 및 도 6을 참조하여 보다 상세히 후술한다.
도 2는 일실시예에 따라 복수 개의 전도성 레이어가 배치된 제1 영역(200)을 설명하기 위한 개념도이다.
상기 복수 개의 전도성 레이어(110)는 반도체 칩 내의 일정 공간인 제1 영역(200)에 배치될 수 있다.
상기 제1 영역(200)에서, 상기 복수 개의 전도성 레이어(110)가 반도체 공정에 대한 디자인 룰에서 요구하는 최소 밀도 이상으로 배치된 경우, 상기 제1 영역(200)에 포함된 복수 개의 전도성 레이어(110) 전부에 포토리소그래피(Photolithography) 공정에 의한 패턴(pattern)이 형성될 수 있다. 이 경우, 상기 복수 개의 전도성 레이어(110) 중 적어도 하나인 제1 전도성 레이어(210)의 생성이 보장될 수 있다.
반면에, 상기 제1 영역(200)에서, 상기 복수 개의 전도성 레이어(110)가 상기 디자인 룰 상의 최소 밀도 미만으로 배치되는 경우, 반도체의 포토리소그래피(Photolithography) 공정 과정에서 발생하는 디싱(Dishing) 현상에 의해 상기 복수 개의 전도성 레이어(110)에 상기 패턴이 정상적으로 형성되는 확률이 점점 감소하여, 상기 제1 전도성 레이어(210)의 생성 확률 또한 감소한다.
여기서, 상기 제1 전도성 레이어(210)는 제1 영역(200) 내에 배치된 복수 개의 전도성 레이어(110) 중에서 미리 지정될 수 있으며, 상기 제1 영역(200)의 경계를 이루는 전도성 레이어 사이에 위치하는 전도성 레이어 중 어느 하나일 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어(210)는 상기 제1 영역(200)에 배치된 복수 개의 전도성 레이어(110) 중 가운데 부분에 위치한 전도성 레이어일 수 있다. 그러나, 이는 일부 실시예에 불과하며, 제1 영역(200) 내의 복수 개의 전도성 레이어(110) 중 양쪽 가장자리에 위치한 전도성 레이어를 제외하고, 다른 어떤 것이 상기 제1 전도성 레이어(210)로 지정될 수도 있다. 이하에서는, 별다른 언급이 없더라도, 이와 같이 이해되어야 한다.
상기 제1 영역(200)에 복수 개의 전도성 레이어(110)를 배치함에 있어, 상기 복수 개의 전도성 레이어(110)에 상기 패턴이 정상적으로 형성되는 확률과 형성되지 않는 확률이 모두 존재하도록 상기 복수 개의 전도성 레이어(110)의 밀도(Density)를 설정함으로써, 상기 제1 전도성 레이어(210)의 생성 여부를 PUF 생성에 활용할 수 있다.
이를 테면, 상기 복수 개의 전도성 레이어(110)를 상기 디자인 룰 상의 최소 밀도 미만으로 상기 제1 영역(200)에 배치하여, 상기 복수 개의 전도성 레이어(110) 중 적어도 하나인 제1 전도성 레이어(210)가 항상 생성되는 것을 방지할 수 있다.
상기 제1 영역에서의 복수 개의 전도성 레이어(110)의 밀도 변화에 따른 패턴 생성 및 제1 전도성 레이어(210) 생성 결과에 대한 내용은 도 3 및 도 4를 참조하여 보다 상세히 설명한다.
도 3은 일실시예에 따른 복수 개의 전도성 레이어의 밀도 변화에 따른 패턴 생성에 대한 평면도 및 단면도이다. 그리고 도 4는 일실시예에 따른 복수 개의 전도성 레이어의 밀도 변화에 따른 패턴 생성 확률을 나타내는 그래프이다.
도 3을 참조하면, 상기 복수 개의 전도성 레이어(110)가 상기 제1 영역(200)에서 가지는 밀도(D)의 값에 따라 상기 패턴의 생성 여부와 상기 제1 전도성 레이어(210)의 생성 여부가 다르게 나타날 수 있다.
상기 복수 개의 전도성 레이어(110)가 도 4의 DH 이상의 밀도로 제1 영역에 배치된 경우(310), 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 정상적으로 형성되며, 이에 따라 상기 복수 개의 전도성 레이어(110) 중 적어도 하나인 제1 전도성 레이어(210) 또한 언제나 생성될 수 있다(311). 이 때, DH 값은 상기 제1 전도성 레이어(210)가 생성되는 것을 보장하는 상기 복수 개의 전도성 레이어(110) 밀도의 최소값으로 설정할 수 있다.
상기 제1 영역(200)에서, 상기 복수 개의 전도성 레이어(110)가 상기 디자인 룰 상의 최소 밀도 미만으로 배치된 경우, 상기 복수 개의 전도성 레이어(110)의 밀도가 감소함에 따라 상기 복수 개의 전도성 레이어(110)에 상기 패턴이 정상적으로 형성되는 확률이 점점 감소하여, 상기 제1 전도성 레이어(210)의 생성 확률 또한 감소한다.
그러나, 상기 복수 개의 전도성 레이어(110)가 DL 이하의 밀도로 제1 영역에 배치되는 경우(330), 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 정상적으로 형성되지 않으며, 따라서 상기 복수 개의 전도성 레이어(110) 중 적어도 하나인 제1 전도성 레이어(210)는 생성되지 않는다(331). 이 때, DL 값은 상기 제1 전도성 레이어(210)가 생성되지 않는 것을 보장하는 상기 복수 개의 전도성 레이어(110) 밀도의 최대값으로 설정할 수 있다.
한편, 상기 복수 개의 전도성 레이어(110)가 DL 과 DH 사이의 밀도로 제1 영역에 배치되는 경우(320)에는, 상기 복수 개의 전도성 레이어(110)에 상기 패턴이 형성되는 확률과 형성되지 않는 확률이 모두 존재할 수 있으며, 이에 따라 상기 제1 전도성 레이어는 생성될 수도, 생성되지 않을 수도 있다(321).
일실시예에 따르면, 상기 복수 개의 전도성 레이어(320)는 제1 임계값 이상 및 제2 임계값 이하의 밀도로 반도체 칩 내의 제1 영역에 배치될 수 있으며, 이 때 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 범위에서 설정될 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 복수 개의 전도성 레이어의 밀도 범위의 하한 값 D1일 수 있고, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 복수 개의 전도성 레이어의 밀도 범위의 상한 값 D2일 수 있다.
또한, 상기 제1 임계값 D1은 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 최대 밀도 DL 이상의 값으로, 상기 제2 임계값 D2는 상기 제1 전도성 레이어가 생성되는 것을 보장하는 최소 밀도 DH 이하의 값으로 각각 설정될 수 있다.
상기 제1 전도성 레이어가 생성되는지의 여부는 상기 전도성 레이어의 제조 공정 과정에서 발생하는 디싱(Dishing) 현상에 의한 공정 편차에 의해 무작위적으로 결정될 수 있다.
그리고, 상기 복수 개의 전도성 레이어 중 적어도 일부는 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
도 4를 참조하면, 상기 그래프의 가로축은 상기 제1 영역(200)에서 상기 복수 개의 전도성 레이어가 가지는 밀도(density) 값을, 상기 그래프의 세로축은 상기 복수 개의 전도성 레이어에 패턴이 생성되는 확률(또는, 상기 복수 개의 전도성 레이어 중 제1 전도성 레이어가 생성되는 확률)을 의미한다.
상기 그래프에서, DH 값은 상기 제1 전도성 레이어(210)가 생성되는 것을 보장하는 최소 밀도 이하의 값을, DL 값은 상기 제1 전도성 레이어(210)가 생성되지 않는 것을 보장하는 최대 밀도 이상의 값을 각각 의미한다.
또한, 상기 그래프에서 Dmin 값은 상기 제1 영역(200)에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 값으로, 상기 DH 에 일정한 마진(margin)을 두고 설정될 수 있다.
그리고, DM 값은 이론적으로 상기 제1 전도성 레이어(210)에 패턴이 정상적으로 형성되어 상기 제1 전도성 레이어가 생성되는 확률이 50%를 나타내는 상기 제1 영역(200)에 포함된 상기 복수 개의 전도성 레이어의 밀도 값이다.
실시예들에 따라, 상기 복수 개의 전도성 레이어를 상기 DM과 동일한 밀도로 상기 제1 영역(200)에 배치하는 경우, 식별키 생성 장치(100)에 의해 생성되는 디지털 값인 식별키의 난수성이 최대가 될 수 있다. 그러나, 실제 공정에서는 이러한 DM을 정확히 결정하는 것에 어려움이 있으므로, 복수 개의 전도성 레이어를 다양한 밀도로 제작 및 측정을 반복하여 최대한 DM에 가까운 값으로 상기 복수 개의 전도성 레이어에 대한 밀도를 설정할 수 있다.
일실시예에 따르면, 상기 복수 개의 전도성 레이어의 밀도 값은 상기 제1 전도성 레이어(210)의 생성 여부가 50%에서 소정의 오차(410)를 가지도록 D1 과 D2 의 범위(420)에서 설정될 수 있다.
여기서, D1 값은 상기 제1 전도성 노드(210)가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 복수 개의 전도성 레이어의 밀도에 대한 하한 값으로, 상기 제1 전도성 노드(210)가 생성되지 않는 것을 보장하는 상기 복수 개의 전도성 레이어의 최대 밀도 이상의 값일 수 있다.
또한, D2 값은 상기 제1 전도성 노드(210)가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 복수 개의 전도성 레이어의 밀도에 대한 상한 값으로, 상기 제1 전도성 노드(210)가 생성되는 것을 보장하는 상기 복수 개의 전도성 레이어의 최소 밀도 이하의 값일 수 있다.
도 5는 일실시예에 따른 식별키 생성 장치에서 전도성 레이어가 정상적으로 생성되지 않은 경우의 회로도(500)이다.
디싱(Dishing) 현상에 의해 전도성 레이어가 정상적으로 생성되지 않는 경우, 도 5의 전도성 레이어(510)와 같이 패턴이 전체적으로 형성되지 않거나, 패턴이 부분적으로 형성되지 않음으로써 회로 내의 노드가(또는 저항 및 트랜지스터가) 오픈될 수 있다.
상기 식별키 생성 회로(500)는 상기 전도성 레이어(510)의 생성 여부를 식별하여 식별 키를 제공할 수 있다.
상기 식별키 생성 회로(500)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조로서, 상기 전도성 레이어(510)의 생성 여부에 따라 출력 노드와 NMOS 트랜지스터의 드레인(drain) 노드의 연결이 개방 또는 단락으로 달라질 수 있다.
NMOS의 게이트(gate)로 인에이블(enable) 신호가 하이(high) 값을 가지는 경우, 상기 전도성 레이어(510)가 생성되지 않았다면, 출력 값은 1을 가진다.
상기 식별키 생성 회로(500)는 상기 NMOS 트랜지스터 외에, PMOS 트랜지스터에 동일한 원리를 적용하여 구현 가능하며, BJT나 다이오드 등을 이용하여 구현될 수도 있다.
도 6은 일실시예에 따른 식별키 생성 장치에서 전도성 레이어가 정상적으로 생성된 경우의 회로도(600)이다.
상기 식별키 생성 회로(600)는 상기 전도성 레이어(610)의 생성 여부를 식별하여 식별 키를 제공할 수 있다.
상기 식별키 생성 회로(600)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조로서, 상기 전도성 레이어(610)의 생성 여부에 따라 출력 노드와 NMOS 트랜지스터의 드레인(drain) 노드의 연결이 개방 또는 단락으로 달라질 수 있다.
NMOS의 게이트(gate)로 인에이블(enable) 신호가 하이(high) 값을 가지는 경우, 상기 전도성 레이어(610)가 생성되었다면, 출력 값은 0을 가진다.
상기 식별키 생성 회로(600)는 상기 NMOS 트랜지스터 외에, PMOS 트랜지스터에 동일한 원리를 적용하여 구현 가능하며, BJT나 다이오드 등을 이용하여 구현될 수도 있다.
도 7은 일실시예에 따른 식별키 생성 장치의 설계 방법을 도시하는 흐름도이다.
단계(710)에서는, 반도체 칩 레이아웃에 포함되는 제1 영역에 복수 개의 전도성 레이어(110)를 배치할 수 있다.
단계 (710)에서, 상기 복수 개의 전도성 레이어(110)는 제1 임계값 이상 및 제2 임계값 이하의 밀도로 상기 제1 영역에 배치될 수 있다. 여기서, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값일 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 복수 개의 전도성 레이어(110)에 대한 밀도 범위의 하한 값이고, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 밀도 범위의 상한 값을 나타낼 수 있다.
상기 소정의 오차 범위는 상기 제1 전도성 레이어에 패턴이 정상적으로 형성되어 상기 제1 전도성 레이어가 생성되는 확률이 특정 값(이를 테면, 50%)을 가지는 경우에 기초하여 정해질 수 있다.
이 경우, 상기 제1 전도성 레이어는 생성되는 확률과 생성되지 않는 확률을 모두 가질 수 있으며, 이러한 확률을 상기 PUF 생성에 활용할 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 상기 복수 개의 전도성 레이어(110)에 대한 최대 밀도 이상의 값을, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 것을 보장하는 상기 복수 개의 전도성 레이어(110)에 대한 최소 밀도 이하의 값을 각각 가질 수 있다.
상기 복수 개의 전도성 레이어(110)가 상기 디자인 룰 상의 최소 밀도 미만으로 상기 제1 영역에 배치되는 경우, 상기 복수 개의 전도성 레이어(110) 전부에 포토리소그래피(Photolithography) 공정에 따른 패턴이 형성되는 확률이 점점 감소하며, 특정 밀도 이하에서는 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 형성되지 않는다. 이 때, 상기 제1 임계값을 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 형성되지 않는 밀도 범위의 최대값 이상으로 설정함으로써, 상기 제1 전도성 레이어는 정상적으로 생성되거나 생성되지 않는 확률을 모두 가질 수 있다.
또한, 상기 복수 개의 전도성 레이어(110)가 상기 제1 영역에서 가지는 밀도 값이 커질수록 상기 패턴의 형성 확률 또한 증가하며, 특정 값의 밀도 이상에서는 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 생성된다. 이 때, 상기 제2 임계값을 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 생성되는 밀도 범위의 최소값 이하로 설정함으로써, 상기 제1 전도성 레이어는 정상적으로 생성되거나 생성되지 않는 확률을 모두 가질 수 있다.
단계(710)에서, 상기 제1 영역에의 상기 복수 개의 레이어(110) 밀도를 적절히 설정하면, 상기 제1 전도성 레이어의 생성 여부는 상기 전도성 레이어의 제조 공정 과정에서 발생하는 디싱(Dishing) 현상에 의한 공정 편차에 의해 무작위적으로 결정될 수 있다.
단계(720)에서는, 상기 복수 개의 전도성 레이어 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하여 식별 키를 제공하는 독출부(120)를 상기 반도체 칩에 배치할 수 있다.
상기 독출부(120)의 회로 구성 및 식별키 생성 과정은 도 5 및 도 6을 참조하여 상술한 바와 같다.
도 8은 일실시예에 따른 식별키 생성 장치의 제조 방법을 도시하는 흐름도이다.
단계(810)에서는, 반도체 칩 내의 제1 영역에 복수 개의 전도성 레이어(110)를 생성할 수 있다.
단계(810)에서, 상기 복수 개의 전도성 레이어(110)는 제1 임계값 이상 및 제2 임계값 이하의 밀도로 상기 제1 영역에 생성될 수 있다.
이 때, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어(110)의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값일 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 복수 개의 전도성 레이어(110)에 대한 밀도 범위의 하한 값이고, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 밀도 범위의 상한 값일 수 있다.
또한, 일실시예에 따라, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 상기 복수 개의 전도성 레이어(110)에 대한 최대 밀도 이상의 값을, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 것을 보장하는 상기 복수 개의 전도성 레이어(110)에 대한 최소 밀도 이하의 값을 각각 가질 수 있다.
상기 복수 개의 전도성 레이어(110)가 상기 디자인 룰 상의 최소 밀도 미만으로 상기 제1 영역에 배치되는 경우, 상기 복수 개의 전도성 레이어(110) 전부에 포토리소그래피(Photolithography) 공정에 따른 패턴이 형성되는 확률이 점점 감소하며, 특정 밀도 이하에서는 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 형성되지 않는다. 이 때, 상기 제1 임계값을 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 형성되지 않는 밀도 범위의 최대값 이상으로 설정함으로써, 상기 제1 전도성 레이어는 정상적으로 생성되거나 생성되지 않는 확률을 모두 가질 수 있다.
또한, 상기 복수 개의 전도성 레이어(110)가 상기 제1 영역에서 가지는 밀도 값이 커질수록 상기 패턴의 형성 확률 또한 증가하며, 특정 값의 밀도 이상에서는 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 생성된다. 이 때, 상기 제2 임계값을 상기 복수 개의 전도성 레이어(110) 전부에 상기 패턴이 생성되는 밀도 범위의 최소값 이하로 설정함으로써, 상기 제1 전도성 레이어는 정상적으로 생성되거나 생성되지 않는 확률을 모두 가질 수 있다.
상기 제1 전도성 레이어는 상기 복수 개의 전도성 레이어(110) 중 상기 제1 영역의 경계를 이루는 전도성 레이어 사이에 위치하는 임의의 전도성 레이어일 수 있다.
상기 제1 전도성 레이어의 생성 여부는 상기 전도성 레이어의 제조 공정 과정에서 발생하는 디싱(Dishing) 현상에 의한 공정 편차에 의해 무작위적으로 결정될 수 있다.
한편, 상기 복수 개의 전도성 레이어 중 적어도 일부는, 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
단계(820)에서는, 상기 복수 개의 전도성 레이어(110) 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하여 식별 키를 제공하는 독출부(120)를 상기 반도체 칩에 생성할 수 있다.
상기 독출부(120)의 회로 구성 및 식별키 생성 과정은 도 5 및 도 6을 참조하여 상술한 바와 같다.
도 9는 일실시예에 따른 식별키 생성 방법을 도시하는 흐름도이다.
단계(910)에서는, 반도체 칩 내의 제1 영역에 복수 개의 전도성 레이어를 생성할 수 있다.
단계(910)에서, 상기 복수 개의 전도성 레이어는 제1 임계값 이상 및 제2 임계값 이하의 밀도로 상기 제1 영역에 생성되며, 이 때 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값일 수 있다.
일실시예에 따라, 상기 제1 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 복수 개의 전도성 레이어(110)에 대한 밀도 범위의 하한 값으로, 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 상기 복수 개의 전도성 레이어(110)에 대한 최대 밀도 이상의 값일 수 있다.
또한, 상기 제2 임계값은 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 밀도 범위의 상한 값으로, 상기 제1 전도성 레이어가 생성되는 것을 보장하는 상기 복수 개의 전도성 레이어(110)에 대한 최소 밀도 이하의 값일 수 있다.
단계(920)에서는, 상기 독출부(120)가 상기 복수 개의 전도성 레이어 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하여 식별 키를 제공할 수 있다.
상기 독출부(120)의 회로 구성 및 식별키 생성 과정은 도 5 및 도 6을 참조하여 상술한 바와 같다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (17)

  1. 반도체 칩 내의 제1 영역에 생성되도록 디자인 된 복수 개의 전도성 레이어 - 상기 제1 영역에 상기 복수 개의 전도성 레이어가 배치되는 밀도는 제1 임계값 이상 및 제2 임계값 이하이고, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값임 -; 및
    상기 복수 개의 전도성 레이어 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하여 식별 키를 제공하는 독출부
    를 포함하는 식별키 생성 장치.
  2. 제1항에 있어서,
    상기 제1 임계값은, 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 밀도 범위의 하한 값이고,
    상기 제2 임계값은, 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 밀도 범위의 상한 값인 식별키 생성 장치.
  3. 제1항에 있어서,
    상기 제1 임계값은, 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 최대 밀도 이상의 값이고,
    상기 제2 임계값은, 상기 제1 전도성 레이어가 생성되는 것을 보장하는 최소 밀도 이하의 값 인 식별키 생성 장치.
  4. 제1항에 있어서,
    상기 제1 전도성 레이어는 상기 복수 개의 전도성 레이어 중 상기 제1 영역의 경계를 이루는 전도성 레이어 사이에 위치하는 적어도 하나의 전도성 레이어인 식별키 생성 장치.
  5. 제1항에 있어서,
    상기 제1 전도성 레이어가 생성되는지의 여부는 상기 전도성 레이어의 제조 공정 과정에서 발생하는 디싱(Dishing) 현상에 의한 공정 편차에 의해 무작위적으로 결정되는 식별키 생성 장치.
  6. 제1항에 있어서,
    상기 복수 개의 전도성 레이어 중 적어도 일부는, 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응하는 식별키 생성 장치.
  7. 반도체 칩 레이아웃에 포함되는 제1 영역에 복수 개의 전도성 레이어를 배치하는 단계 - 상기 제1 영역에 상기 복수 개의 전도성 레이어가 배치되는 밀도는 제1 임계값 이상 및 제2 임계값 이하이고, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값임 -; 및
    상기 복수 개의 전도성 레이어 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하여 식별 키를 제공하는 독출부를 배치하는 단계
    를 포함하는 식별키 생성 장치의 설계 방법.
  8. 제7항에 있어서,
    상기 제1 임계값은, 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 밀도 범위의 하한 값이고,
    상기 제2 임계값은, 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 밀도 범위의 상한 값인 식별키 생성 장치의 설계 방법.
  9. 제7항에 있어서,
    상기 제1 임계값은, 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 최대 밀도 이상의 값이고,
    상기 제2 임계값은, 상기 제1 전도성 레이어가 생성되는 것을 보장하는 최소 밀도 이하의 값 인 식별키 생성 장치의 설계 방법.
  10. 제7항에 있어서,
    상기 제1 전도성 레이어는 상기 복수 개의 전도성 레이어 중 상기 제1 영역의 경계를 이루는 전도성 레이어 사이에 위치하는 적어도 하나의 전도성 레이어인 식별키 생성 장치의 설계 방법.
  11. 반도체 칩 내의 제1 영역에 복수 개의 전도성 레이어를 생성하는 단계 - 상기 제1 영역에 상기 복수 개의 전도성 레이어가 생성되는 밀도는 제1 임계값 이상 및 제2 임계값 이하이고, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값임 -; 및
    상기 복수 개의 전도성 레이어 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하여 식별 키를 제공하는 독출부를 상기 반도체 칩에 생성하는 단계
    를 포함하는 식별키 생성 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 임계값은, 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 밀도 범위의 하한 값이고,
    상기 제2 임계값은, 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 밀도 범위의 상한 값인 식별키 생성 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 임계값은, 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 최대 밀도 이상의 값이고,
    상기 제2 임계값은, 상기 제1 전도성 레이어가 생성되는 것을 보장하는 최소 밀도 이하의 값 인 식별키 생성 장치의 제조 방법.
  14. 제11항에 있어서,
    상기 제1 전도성 레이어가 생성되는지의 여부는 상기 전도성 레이어의 제조 공정 과정에서 발생하는 디싱(Dishing) 현상에 의한 공정 편차에 의해 무작위적으로 결정되는 식별키 생성 장치의 제조 방법.
  15. 반도체 칩 내의 제1 영역에 복수 개의 전도성 레이어를 생성하는 단계 - 상기 제1 영역에 상기 복수 개의 전도성 레이어가 생성되는 밀도는 제1 임계값 이상 및 제2 임계값 이하이고, 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 영역에 상기 복수 개의 전도성 레이어의 전부가 생성되는 것을 보장하는 디자인 룰 상의 최소 밀도 미만의 값임 -; 및
    상기 복수 개의 전도성 레이어 중 미리 지정되는 제1 전도성 레이어가 생성되었는지의 여부를 식별하여 식별 키를 제공하는 단계
    를 포함하는 식별키 생성 방법.
  16. 제15항에 있어서,
    상기 제1 임계값은, 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 밀도 범위의 하한 값이고,
    상기 제2 임계값은, 상기 제1 전도성 레이어가 생성되는 확률과 생성되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 밀도 범위의 상한 값인 식별키 생성 방법.
  17. 제15항에 있어서,
    상기 제1 임계값은, 상기 제1 전도성 레이어가 생성되지 않는 것을 보장하는 최대 밀도 이상의 값이고,
    상기 제2 임계값은, 상기 제1 전도성 레이어가 생성되는 것을 보장하는 최소 밀도 이하의 값 인 식별키 생성 방법.
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