WO2015053441A1 - 식별키 생성 장치 및 방법 - Google Patents

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WO2015053441A1
WO2015053441A1 PCT/KR2014/001251 KR2014001251W WO2015053441A1 WO 2015053441 A1 WO2015053441 A1 WO 2015053441A1 KR 2014001251 W KR2014001251 W KR 2014001251W WO 2015053441 A1 WO2015053441 A1 WO 2015053441A1
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contact
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conductive layer
probability
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최병덕
김동규
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(주) 아이씨티케이
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Definitions

  • the present invention relates to an apparatus and method for generating an identification key for hardware security, and more particularly, to an apparatus and method for generating an identification key by implementing a physically unclonable function (PUF) using a semiconductor process variation.
  • PAF physically unclonable function
  • the PUF may provide an identification key that is an unpredictable digital value. Although individual PUFs are given the correct manufacturing process and are manufactured in the same design and process, the digital values provided by the individual PUFs are different.
  • POWF physical one-way function practically impossible to be duplicated
  • PUF can be used to generate cryptographic keys for security and / or authentication.
  • PUF may be used to provide a unique key to distinguish devices from one another.
  • Korean Patent Registration No. 10-1139630 (hereinafter '630 patent) has been presented a method for implementing the PUF.
  • the '630 patent proposes a method that uses a process variation of a semiconductor to probabilistically determine whether an inter-layer contact or via is generated between conductive layers of the semiconductor. It became.
  • the first contact is connected to the first conductive layer included in the semiconductor chip, the first node is formed by the first conductive layer and the first contact is electrically connected;
  • the spacing value between the second contacts has a spacing value less than a minimum spacing value that ensures that the first node and the second node are not shorted;
  • a reading unit for identifying whether an electrical short between the first node and the second node is electrically shorted and generating an identification key.
  • the spacing value between the first contact and the second contact is greater than or equal to a first threshold and less than or equal to a second threshold
  • the first threshold is the first node and the first threshold.
  • the second threshold is a lower limit value for the spacing value such that a difference between a probability that two nodes are shorted and a probability that is not shorted is within a predetermined error range, and the second threshold is shorted between the first node and the second node.
  • the difference between the probability and the probability of not shorting may be an upper limit value for the spacing value such that the difference is within the predetermined error range.
  • the first threshold value is greater than a maximum value of spacing to ensure that the short circuit between the first node and the second node, the second threshold value, the first node and the second node. It may be less than the minimum value of spacing that ensures that nodes are open.
  • whether the short circuit between the first node and the second node is short-circuited may be randomly determined by a process deviation generated during the semiconductor chip manufacturing process.
  • the edge of the first contact or the edge of the second contact may be derived outside than the edge of the first conductive layer or the second conductive layer.
  • At least one of the first conductive layer and the second conductive layer may correspond to at least one of N-well, P-well, N + active, P + active, poly, and metal included in the semiconductor chip. Can be.
  • an identification key generating apparatus for generating an N-bit identification key including N unit cells each generating a 1-bit digital value, wherein at least one of the N unit cells is provided in a semiconductor chip.
  • a first contact connected with a first conductive layer included, wherein a first node is formed by electrically connecting the first conductive layer and the first contact;
  • the spacing value between the second contacts has a spacing value less than a minimum spacing value that ensures that the first node and the second node are not shorted; And a reading unit for identifying whether an electrical short between the first node and the second node is electrically shorted and generating an identification key.
  • the spacing value between the first contact and the second contact is greater than or equal to a first threshold and less than or equal to a second threshold
  • the first threshold is the first node and the first threshold.
  • the second threshold is a lower limit value for the spacing value such that a difference between a probability that two nodes are shorted and a probability that is not shorted is within a predetermined error range, and the second threshold is shorted between the first node and the second node.
  • the difference between the probability and the probability of not shorting may be an upper limit value for the spacing value such that the difference is within the predetermined error range.
  • the first threshold value is greater than a maximum value of spacing to ensure that the short circuit between the first node and the second node, the second threshold value, the first node and the second node. It may be less than the minimum value of spacing that ensures that nodes are open.
  • whether the short circuit between the first node and the second node is short-circuited may be randomly determined by a process deviation generated during the semiconductor chip manufacturing process.
  • An electrical connection is formed, and a second node is formed by electrically connecting the second conductive layer and the second contact;
  • the first contact and the second contact comprise: the first contact;
  • a method of manufacturing an identification key generating device is provided that has a spacing value less than a minimum spacing value that ensures that a node and the second node are not shorted.
  • the spacing value between the first contact and the second contact is formed to be greater than or equal to a first threshold and less than or equal to a second threshold, wherein the first threshold is the first node. And a lower limit value for the spacing value such that a difference between a probability of shorting the second node and a probability of not shorting is within a predetermined error range, and the second threshold is the first node and the second node.
  • the difference between the probability of shorting and the probability of not shorting may be an upper limit value for the spacing value such that the difference is within the predetermined error range.
  • the edge of the first contact or the edge of the second contact may be derived outside than the edge of the first conductive layer or the second conductive layer.
  • the method may further include: disposing a first contact connected to a first conductive layer and a second contact connected to a second conductive layer on a semiconductor chip, wherein the first node is connected to the first conductive layer and the first contact. An electrical connection is formed, and a second node is formed by electrically connecting the second conductive layer and the second contact; And placing a read portion on the semiconductor chip that identifies whether an electrical short between the first contact and the second contact is electrically shorted, wherein, on the patterning layout of the semiconductor chip, the first contact and the second contact. May be arranged to have a spacing value less than a minimum spacing value to ensure that the first node and the second node are not shorted.
  • the spacing value between the first contact and the second contact is arranged to be greater than or equal to a first threshold and less than or equal to a second threshold, wherein the first threshold is the first node. And a lower limit value for the spacing value such that a difference between a probability of shorting the second node and a probability of not shorting is within a predetermined error range, and the second threshold is the first node and the second node.
  • the difference between the probability of shorting and the probability of not shorting may be an upper limit value for the spacing value such that the difference is within the predetermined error range.
  • the edge of the first contact or the edge of the second contact may be arranged to be drawn outward than the edge of the first conductive layer or the second conductive layer.
  • generating a potential difference between a first node and a second node included in the semiconductor chip wherein the first node is formed by electrically connecting the first conductive layer and the first contact, and the second node
  • the node is formed by electrically connecting a second conductive layer and a second contact, and on a patterning layout of the semiconductor chip, a spacing value between the first contact and the second contact is determined by the first node and the second node.
  • the spacing value between the first contact and the second contact is greater than or equal to a first threshold and less than or equal to a second threshold
  • the first threshold is the first node and the first threshold.
  • the second threshold is a lower limit value for the spacing value such that a difference between a probability that two nodes are shorted and a probability that is not shorted is within a predetermined error range, and the second threshold is shorted between the first node and the second node.
  • the difference between the probability and the probability of not shorting may be an upper limit value for the spacing value such that the difference is within the predetermined error range.
  • whether the short circuit between the first node and the second node is short-circuited may be randomly determined by a process deviation generated during the semiconductor chip manufacturing process.
  • the edge of the first contact or the edge of the second contact may be generated to be derived outside than the edge of the first conductive layer or the second conductive layer.
  • FIG. 1 illustrates an apparatus for generating an identification key for generating an identification key of N bits according to an embodiment.
  • FIG. 2 is a detailed block diagram of a unit cell 110 of an apparatus for generating an identification key according to an embodiment.
  • FIG. 3 is a conceptual diagram illustrating a process of generating an identification key by determining a spacing value between contacts according to an embodiment.
  • FIG. 4 is a graph illustrating a correlation of probabilities of opening between nodes according to a spacing value of a contact, according to an exemplary embodiment.
  • FIG. 5 is a circuit diagram illustrating a case where the contacts are opened by spacing between selected contacts according to an embodiment.
  • FIG. 6 is a circuit diagram illustrating a case where the contacts are shorted due to spacing between selected contacts according to an exemplary embodiment.
  • FIG. 7 is a conceptual diagram illustrating various configurations of conductive layers connected to contacts according to an embodiment.
  • FIG. 8 is a conceptual diagram illustrating various configurations of conductive layers connected to contacts according to another embodiment.
  • FIG. 9 is a flowchart illustrating a method of manufacturing an apparatus for generating an identification key according to an embodiment.
  • FIG. 10 is a flowchart illustrating a design method of an apparatus for generating an identification key according to an embodiment.
  • 11 is a flowchart illustrating a method of generating an identification key according to an embodiment.
  • FIG. 1 illustrates an apparatus for generating an identification key for generating an identification key of N bits according to an embodiment.
  • the identification key generating apparatus 100 includes N unit cells (where N is a natural number) 110, 120, and the like.
  • a digital value of 1 bit may be provided from each of the N unit cells, so that the identification key generating apparatus 100 may provide an identification key of N bits.
  • the identification key generation device 100 may generate an identification key that does not change with time using a semiconductor process, and the generated identification key is random, but does not change over time.
  • the most important factors in the reliability of the generated identification key are the random number (or sometimes referred to as 'random') of the generated identification key and the time-invariance that the value does not change with time.
  • the identification key generation device 100 may be included as at least part of a semiconductor chip. Whether a short between nodes generated in the semiconductor drawing process is configured to have a random number, and since a short between nodes does not change with time or with a use environment, an identification key generated once does not change.
  • the spacing of the contacts is less than the minimum spacing value on the design rule specified to ensure electrical opening, so as to ensure that the spacing between the conductive layers is reduced. Probability of short circuit can be determined.
  • the identification key generation device 100 may generate an identification key having randomness. The spacing value below is the spacing value between contacts.
  • each of the unit cells may include a first contact, a second contact, and a reader.
  • a detailed configuration of the unit cells 110 and 120 and an identification key generation process will be described later in more detail with reference to FIGS. 2 to 3.
  • the identifier generating device may include a first contact, a second contact, and a reader. According to a spacing value between the first contact connected with the first conductive layer and the second contact connected with the second conductive layer, the node may be shorted or opened between nodes.
  • the first node may be formed by electrically connecting the first conductive layer and the first contact
  • the second node may be formed by electrically connecting the second conductive layer and the second contact.
  • the reader may identify whether the first node and the second node are electrically shorted. This configuration will be described later in detail with reference to FIGS. 5 to 6.
  • the spacing value may be a minimum spacing value on a design rule specified to ensure electrical opening between the first node and the second node.
  • the design rule may be understood as a design rule designated to ensure the electrical opening between the first node and the second node, even if not mentioned otherwise.
  • the closer the first contact and the second contact to the maximum spacing value that guarantees shorting the first node and the second node the greater the probability that a short between nodes becomes.
  • the closer the first contact and the second contact to the minimum spacing value that ensures the first node and the second node are open the greater the probability that the first contact and the second contact are open between the nodes.
  • FIG. 2 is a detailed block diagram illustrating a unit cell of an apparatus for generating an identification key according to an embodiment.
  • the unit cell 110 may include a first conductive layer 210, a second conductive layer 220, a first contact 230, a second contact 240, and a readout part included in a semiconductor chip. 250).
  • the spacing between the first contact 230 and the second contact 240 may be equal to or greater than the first threshold and equal to or less than the second threshold.
  • the first threshold value and the second threshold value may have a value less than a minimum spacing on a design rule specified to ensure electrical opening between the first node and the second node.
  • the first node may be formed by electrically connecting the first conductive layer 210 and the first contact 230, and the second node may be electrically connected to the second conductive layer 220 and the second contact 240. Can be connected to form.
  • the first threshold value and the second threshold value adjust a spacing value between the first contact 230 and the second contact 240 to short the first node and the second node.
  • the ratio between the case and the case may not fall within a predetermined error range, with the same probability as half as possible.
  • the first threshold value may be a lower limit value of the spacing range such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the second threshold value may be an upper limit value of a spacing range such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within the predetermined error range.
  • the edge of the first contact or the edge of the second contact may be derived outside than the edge of the first conductive layer 210 or the second conductive layer 220.
  • At least one of the first conductive layer 210 or the second conductive layer 220 may be a conductive wire included in the semiconductor chip.
  • At least one of the first conductive layer 210 or the second conductive layer 220 may correspond to an N-well, P-well, N + active, P + active, poly, and metal.
  • each of the first conductive layer 210 and the second conductive layer 220 may be at least a portion of wires patterned in parallel to each other.
  • the first conductive layer 210 or the second conductive layer 220 may be at least a portion of the individually patterned wires.
  • the first node and the second node may be configured in a conductive layer separated from each other, or may be configured in the same layer.
  • the reader 250 identifies whether or not to electrically short between the first node and the second node.
  • the reader 250 outputs the digital value 0 when the short circuit occurs, and outputs the digital value 1 when the short circuit occurs. Such details will be described later with reference to FIGS. 5 to 6.
  • first node and the second node are short-circuited may be randomly determined by a process variation generated in the semiconductor chip.
  • FIG. 3 is a conceptual diagram illustrating a process of generating an identification key by determining a spacing value between contacts according to an embodiment.
  • the probability that the first node and the second node are open below a certain spacing begins to decrease gradually. Another specific spacing is no longer patterned open between the first node and the second node.
  • the node may be formed by electrically connecting the conductive layer and the contact.
  • the spacing value of the first contact 230 and the second contact 240 is greater than or equal to S CH (311)
  • all nodes between the groups 310 are open.
  • the S CH value is a minimum spacing value that guarantees an open state between nodes among the spacing values of contacts connected to the conductive layer. If the S CH value is greater than or equal to, the node is electrically open between nodes in the semiconductor manufacturing process.
  • the spacing value of the first contact 230 and the second contact 240 is equal to or greater than S CH (311), it corresponds to at least one of patterning 1 312 and patterning 2 313.
  • the patterning 1 312 and the patterning 2 313 are both open states that are not shorted between the first node and the second node.
  • both nodes of the group 320 have a short state.
  • the S CL value is a maximum spacing value that guarantees a short-circuit state between nodes among the spacing values of a contact (or via). If the value is less than the S CL value, the node is electrically shorted between nodes in the semiconductor manufacturing process.
  • the spacing value of the first contact 230 and the second contact 240 is less than or equal to the S CL value (321)
  • at least one of the patterning 1 322 and the patterning 2 (323) are both short-circuited between the first node and the second node.
  • both short and open states are present between the nodes of the group 330. May appear.
  • the closer the S CH value the greater the probability of opening between nodes. If the probability of shorting or non-shorting becomes larger, the randomness of the generated identification key is reduced.
  • the spacing between contacts can be adjusted to be within a predetermined error range where the randomness of the identification key is sufficiently guaranteed.
  • the spacing value may be adjusted so that the ratio between shorting and non-shorting between nodes has the same probability as half as possible.
  • the randomness of the generated identification key can be sufficiently guaranteed by having the same probability.
  • a splicing value at which the probability of being electrically open between the first node and the second node is 1/2 may be determined as the S CM value.
  • the S CM value is theoretically 1/2 which is shorted or opened between the nodes. Errors can also occur when adjusting the spacing value in the semiconductor manufacturing process.
  • the first threshold value may be a lower limit value of the spacing range such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the second threshold value may be an upper limit value of the spacing range such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • FIG. 4 is a graph illustrating a correlation of probability of opening between nodes according to a splicing value of a contact according to an exemplary embodiment.
  • the horizontal axis of the graph represents a spacing value between the first contact 230 and the second contact 240.
  • the vertical axis of the graph represents the probability that the first node and the second node are electrically open.
  • the S C.min value represents a minimum spacing value on a design rule specified to ensure electrical opening between the first node and the second node on the patterning layout of the semiconductor chip.
  • the S CH value is the minimum spacing value that ensures electrical opening between the first node and the second node.
  • the S CL value is the maximum spacing value between the first contact 230 and the second contact 240 to ensure an electrical short between the first node and the second node.
  • the S CM value is theoretically a spacing value with a 50% probability of electrical short or electrical opening between the first node and the second node.
  • the S CM value is a spacing value
  • the spacing value can be set to a value as close to S CM as possible.
  • the random number has a spacing value within a predetermined error range that is theoretically guaranteed, it can satisfy the condition of the identification key generating device.
  • the spacing value between the contacts may determine whether a short circuit exists between the first node and the second node, and a range in which the random number is theoretically corrected may be set within a range of S 1 and S 2 .
  • the range of S 1 and S 2 may be a range having a predetermined tolerance from 50%.
  • the S 1 value may be a lower limit value of a spacing range such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range. It may be a value greater than or equal to the maximum spacing to ensure that the node and the second node are shorted.
  • the S 2 value may be an upper limit value of a spacing range such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range, and the first node And a minimum spacing that ensures that the second node is opened.
  • FIG. 5 is a circuit diagram illustrating a case where the contacts are opened by spacing between selected contacts according to an embodiment.
  • the portion 510 connecting the resistor and the transistor may include a first conductive layer, a first contact, a second conductive layer, and a second contact, and the read portion 520 may be connected to the first node.
  • An identification key may be provided by identifying whether the second node is electrically shorted.
  • the readout 520 may have a structure of a pull-down circuit composed of a resistor and an NMOS transistor.
  • the connection between the output node and the drain node of the NMOS transistor may be open or shorted depending on whether the first node and the second node are open or shorted.
  • the output value is 1 if the first node and the second node is open.
  • FIG. 6 is a circuit diagram illustrating a case where the contacts are shorted due to spacing between selected contacts according to an exemplary embodiment.
  • the portion 610 connecting the resistor and the transistor may include a first conductive layer, a first contact, a second conductive layer, and a second contact, and the readout 620 may be connected to the first node.
  • An identification key may be provided by identifying whether the second node is electrically shorted.
  • the readout 620 may be a structure of a pull-down circuit composed of a resistor and an NMOS transistor.
  • the connection between the output node and the drain node of the NMOS transistor may be open or shorted depending on whether the first node and the second node are open or shorted.
  • the output value is zero if the first node and the second node is a short circuit state.
  • FIG. 7 is a conceptual diagram illustrating various configurations of conductive layers connected to contacts according to an embodiment.
  • the first conductive layer connected to the first contact 230 may be at least two, and the second conductive layer connected to the second contact 240 may be at least two. 710)
  • first conductive layer connected to the first contact 230 may be at least two, and the second conductive layer connected to the second contact 240 may be at least one. (720, 730)
  • the first conductive layer connected to the first contact 230 may be at least one, and the second conductive layer connected to the second contact 240 may be at least two. (740, 770)
  • the first conductive layer to which the first contact 230 is connected and the second conductive layer to which the second contact 240 is connected may be positioned 760 and 780 in cross. May be located 750, 790 on the same plane.
  • FIG. 8 is a conceptual diagram illustrating various configurations of conductive layers connected to contacts according to another embodiment.
  • the edge of the contact may be derived outside than the edge of the conductive layer.
  • the first contact may be connected to the first conductive layer, and the edge of the first contact may be drawn outside than the edge of the first conductive layer.
  • the second contact may be connected to a second conductive layer, and the edge of the second contact may be drawn outside than the edge of the second conductive layer.
  • the first conductive layer connected to the first contact 230 may be at least two, and the second conductive layer connected to the second contact 240 may be at least two. 810)
  • first conductive layer connected to the first contact 230 may be at least two, and the second conductive layer connected to the second contact 240 may be at least one. (820, 830)
  • the first conductive layer connected to the first contact 230 may be at least one, and the second conductive layer connected to the second contact 240 may be at least two. (840, 870)
  • the first conductive layer to which the first contact 230 is connected and the second conductive layer to which the second contact 240 is connected may be positioned 860 and 880 in cross. , 850 and 890 on the same plane.
  • FIG. 9 is a flowchart illustrating a method of manufacturing an apparatus for generating an identification key according to an embodiment.
  • a first contact 230 connected to the first conductive layer and a second contact 240 connected to the second conductive layer may be formed in the semiconductor chip layout.
  • the first node may be formed by electrically connecting the first conductive layer and the first contact
  • the second node may be formed by electrically connecting the second conductive layer and the second contact.
  • the first contact 230 and the second contact 240 may have a spacing value less than a minimum spacing value to ensure that the first node and the second node are not shorted. It can be formed to have.
  • the spacing value between the first contact 230 and the second contact 240 may be formed to be greater than or equal to a first threshold and less than or equal to a second threshold.
  • the first threshold value may be a lower limit value for the spacing value such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the second threshold value may be an upper limit value for the spacing value such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within the predetermined error range.
  • the first threshold may be greater than a maximum value of spacing that ensures a short between the first node and the second node, and the second threshold is the first node and the first node. It may be a value less than the minimum value of spacing that ensures open between two nodes.
  • the predetermined error range may be determined based on the case where the probability of shorting the first node and the second node has a specific value (eg, 50%).
  • the first node and the second node may have a probability that both an open and a short circuit may occur electrically, and this probability may be used to generate the PUF.
  • step 910 if the spacing value is appropriately set, whether the first node and the second node are short-circuited may be randomly determined by process variations in the semiconductor process.
  • the semiconductor chip may generate a read part that identifies whether the first node and the second node are electrically shorted and provides an identification key using an output value.
  • FIG. 10 is a flowchart illustrating a design method of an apparatus for generating an identification key according to an embodiment.
  • a first contact 230 connected to the first conductive layer and a second contact 240 connected to the second conductive layer may be disposed on the semiconductor chip.
  • the first contact 230 and the second contact 240 are arranged to have a spacing value less than the minimum spacing value to ensure that the first node and the second node are not shorted. Can be.
  • the spacing value between the first contact 230 and the second contact 240 may be arranged to be greater than or equal to a first threshold and less than or equal to a second threshold.
  • the first threshold value is a lower limit value for the spacing value such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range
  • the second threshold value May be an upper limit value for the spacing value such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within the predetermined error range.
  • the first threshold may be greater than a maximum value of spacing that ensures a short between the first node and the second node, and the second threshold is the first node and the first node. It may be a value less than the minimum value of spacing that ensures open between two nodes.
  • step 1010 whether the first node and the second node are short-circuited may be randomly determined by process variations in the semiconductor process.
  • the conductive layer may be formed on at least one of N-well, P-well, N + active, N + active, P + active, poly, and metal. Can correspond.
  • a read portion for identifying whether the first node and the second node are electrically shorted and providing an identification key using an output value may be generated in the semiconductor chip.
  • 11 is a flowchart illustrating a method of generating an identification key according to an embodiment.
  • a potential difference may be generated between the first node and the second node.
  • the first node may be formed by electrically connecting the first conductive layer and the first contact
  • the second node may be formed by electrically connecting the second conductive layer and the second contact.
  • the spacing value between the first contact 230 and the second contact 240 is a minimum spacing value by a design rule that ensures that the first node and the second node are not shorted. It can be less than.
  • the spacing value between the first contact 230 and the second contact 240 may be greater than or equal to a first threshold and less than or equal to a second threshold.
  • the first threshold value may be a lower limit value for the spacing value such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within a predetermined error range.
  • the second threshold value may be an upper limit value for the spacing value such that a difference between a probability of shorting the first node and the second node and a probability of not shorting is within the predetermined error range.
  • the first threshold value may be greater than a maximum value of spacing that ensures a short between the first node and the second node, and the second threshold value is the first value. It may be a value less than the minimum value of the spacing to ensure that the node and the second node is open.
  • whether the short circuit between the first node and the second node is shorted may be randomly determined by a process variation occurring in the semiconductor chip manufacturing process.
  • a read unit for identifying whether the first node and the second node are electrically shorted and providing an identification key using an output value may be generated in the semiconductor chip.
  • the apparatus described above may be implemented as a hardware component, a software component, and / or a combination of hardware components and software components.
  • the devices and components described in the embodiments may be, for example, processors, controllers, arithmetic logic units (ALUs), digital signal processors, microcomputers, field programmable arrays (FPAs), It may be implemented using one or more general purpose or special purpose computers, such as a programmable logic unit (PLU), microprocessor, or any other device capable of executing and responding to instructions.
  • the processing device may execute an operating system (OS) and one or more software applications running on the operating system.
  • the processing device may also access, store, manipulate, process, and generate data in response to the execution of the software.
  • OS operating system
  • the processing device may also access, store, manipulate, process, and generate data in response to the execution of the software.
  • processing device includes a plurality of processing elements and / or a plurality of types of processing elements. It can be seen that it may include.
  • the processing device may include a plurality of processors or one processor and one controller.
  • other processing configurations are possible, such as parallel processors.
  • the software may include a computer program, code, instructions, or a combination of one or more of the above, and configure the processing device to operate as desired, or process it independently or collectively. You can command the device.
  • Software and / or data may be any type of machine, component, physical device, virtual equipment, computer storage medium or device in order to be interpreted by or to provide instructions or data to the processing device. Or may be permanently or temporarily embodied in a signal wave to be transmitted.
  • the software may be distributed over networked computer systems so that they may be stored or executed in a distributed manner.
  • Software and data may be stored on one or more computer readable recording media.
  • the method according to the embodiment may be embodied in the form of program instructions that can be executed by various computer means and recorded in a computer readable medium.
  • the computer readable medium may include program instructions, data files, data structures, etc. alone or in combination.
  • the program instructions recorded on the media may be those specially designed and constructed for the purposes of the embodiments, or they may be of the kind well-known and available to those having skill in the computer software arts.
  • Examples of computer-readable recording media include magnetic media such as hard disks, floppy disks, and magnetic tape, optical media such as CD-ROMs, DVDs, and magnetic disks, such as floppy disks.
  • Examples of program instructions include not only machine code generated by a compiler, but also high-level language code that can be executed by a computer using an interpreter or the like.
  • the hardware device described above may be configured to operate as one or more software modules to perform the operations of the embodiments, and vice versa.

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Abstract

전도성 레이어의 제조 공정 상의 공정 편차를 이용하여 식별키를 생성하는 장치가 제공된다. 상기 식별키 생성 장치는, 반도체 칩에 포함되는 제1 전도성 레이어와 연결되는 제1 컨택 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성됨 -; 상기 반도체 칩에 포함되는 제2 전도성 레이어와 연결되는 제2 컨택 - 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성되고, 상기 제1 컨택과 상기 제2 컨택은 상기 반도체 칩의 패터닝 레이아웃 상에서 상기 제1 노드와 상기 제2 노드가 단락되지 않는 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 가짐 --및 상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 독출부를 포함할 수 있다.

Description

식별키 생성 장치 및 방법
하드웨어 보안을 위해 식별키를 생성하는 장치 및 방법에 연관되며, 보다 구체적으로는 반도체 공정 편차를 이용하여 PUF(Physically Unclonable Function)를 구현하여 식별키를 생성하는 장치 및 방법에 연관된다.
정보화 사회가 고도화 됨에 따라 개인 정보 보호의 필요성도 높아지고 있고, 개인 정보를 암호화 및 복호화하여 안전하게 전송하는 보안 시스템을 구축하는 기술이 요구된다.
최근에는 컴퓨팅 디바이스에 저장된 식별키에 대하여, 부채널 공격(side channel attack), 역공학(reverse engineering) 공격 등의 다양한 공격이 이루어지고 있는 추세이다. 이런 공격에 대하여 안전하게 식별키를 생성 및 저장하는 방법으로 PUF 기술이 개발되고 있다.
PUF는 예측 불가능한 (Unpredictable) 디지털 값인 식별키를 제공할 수 있다. 개개의 PUF들은 정확한 제조 공정이 주어지고, 동일한 설계 및 공정에서 제조되더라도, 상기 개개의 PUF들이 제공하는 디지털 값은 다르다.
따라서, 복제가 불가능한 POWF (Physical One-Way Function practically impossible to be duplicated)로 지칭될 수도 있다.
이러한 PUF의 특성은 보안 및/또는 인증을 위한 암호 키의 생성에 이용될 수 있다. 이를테면, 디바이스를 다른 디바이스와 구별하기 위한 유니크 키(Unique key to distinguish devices from one another)를 제공하기 위해 PUF가 이용될 수 있다.
한국 등록특허 10-1139630호(이하 '630 특허)에서 PUF를 구현하는 방법이 제시된 바 있다. '630 특허에서는 반도체의 공정 편차(Process variation)를 이용하여 반도체의 전도성 레이어들 사이의 인터-레이어 컨택(inter-layer contact) 또는 비아(via)의 생성 여부가 확률적으로 결정되도록 한 방법이 제시되었다.
일측에 따르면, 반도체 칩에 포함되는 제1 전도성 레이어와 연결되는 제1 컨택 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성됨 -; 상기 반도체 칩에 포함되는 제2 전도성 레이어와 연결되는 제2 컨택 - 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성되고 상기 반도체 칩의 패터닝 레이아웃 상에서 상기 제1 컨택과 상기 제2 컨택 사이의 스페이싱 값은 상기 제1 노드와 상기 제2 노드가 단락되지 않는 것을 보장하는 최소 스패이싱(spacing) 값 미만의 스패이싱 값을 가짐 -; 및 상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 독출부를 포함하는 식별키 생성 장치가 제공된다.
일실시예에 따르면, 상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하이며, 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값이고, 상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값일 수 있다.
다른 실시예에 따르면, 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
일실시예에 따르면, 상기 제1 컨택의 엣지(edge) 또는 상기 제2 컨택의 엣지는, 상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되어 있을 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어 및 상기 제2 전도성 레이어 중 적어도 하나는, 상기 반도체 칩 내에 포함되는 N-웰, P-웰, N+ 액티브, P+ 액티브, 폴리 및 금속 중 적어도 하나에 대응할 수 있다.
다른 일측에 따르면, 각각 1-bit의 디지털 값을 생성하는 N 개의 단위 셀을 포함하여 N 비트의 식별키를 생성하는 식별키 생성 장치에 있어서, 상기 N 개의 단위 셀 중 적어도 하나는, 반도체 칩에 포함되는 제1 전도성 레이어와 연결되는 제1 컨택 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성됨 -; 상기 반도체 칩에 포함되는 제2 전도성 레이어와 연결되는 제2 컨택 - 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성되고 상기 반도체 칩의 패터닝 레이아웃 상에서 상기 제1 컨택과 상기 제2 컨택 사이의 스페이싱 값은 상기 제1 노드와 상기 제2 노드가 단락되지 않는 것을 보장하는 최소 스패이싱(spacing) 값 미만의 스패이싱 값을 가짐 -; 및 상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 독출부를 포함하는 식별키 생성 장치가 제공된다.
일실시예에 따르면, 상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하이며, 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값이고, 상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값일 수 있다.
다른 실시예에 따르면, 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
또 다른 일측에 따르면, 반도체 칩에서 제1 전도성 레이어와 연결되는 제1 컨택 및 제2 전도성 레이어와 연결되는 제2 컨택을 형성하는 단계 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성되고, 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성됨; 및
상기 제1 컨택과 상기 제2 컨택 사이가 전기적으로 단락되는지 여부를 식별하는 독출부를 형성하는 단계를 포함하며, 상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택과 상기 제2 컨택은, 상기 제1 노드와 상기 제2 노드가 단락되지 않은 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 갖도록 형성되는 식별키 생성 장치의 제조 방법이 제공된다.
일실시예에 따르면, 상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하를 갖도록 형성되며, 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
다른 실시예에 따르면, 상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는, 상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되어 있을 수 있다.
또 다른 일측에 따르면, 반도체 칩에서 제1 전도성 레이어와 연결되는 제1 컨택 및 제2 전도성 레이어와 연결되는 제2 컨택을 배치하는 단계 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성되고, 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성됨; 및 상기 제1 컨택과 상기 제2 컨택 사이가 전기적으로 단락되는지 여부를 식별하는 독출부를 상기 반도체 칩에 배치하는 단계를 포함하며, 상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택과 상기 제2 컨택은, 상기 제1 노드와 상기 제2 노드가 단락되지 않은 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 갖도록 배치될 수 있다.
일실시예에 따르면, 상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하를 갖도록 배치되며, 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
다른 실시예에 따르면, 상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는, 상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되도록 배치할 수 있다.
또 다른 일측에 따르면, 반도체 칩에 포함되는 제1 노드와 제2 노드 사이에 전위차를 생성하는 단계 - 상기 제1 노드는 제1 전도성 레이어와 제1 컨택이 전기적으로 연결되어 형성되고, 상기 제2 노드는 제2 전도성 레이어와 제2 컨택이 전기적으로 연결되어 형성되고, 상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택과 상기 제2 컨택 사이의 스페이싱 값은 상기 제1 노드와 상기 제2 노드가 단락되지 않는 것을 보장하는 디자인 룰에 의한 최소 스패이싱 값 미만의 값임 -; 및 독출부가 상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 단계를 포함하는 식별 키 생성 방법이 제공된다.
일실시예에 따르면, 상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하이며, 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
다른 실시예에 따르면, 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
또 다른 실시예에 따르면, 상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는, 상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되도록 생성할 수 있다.
도 1은 일실시예에 따라, N 비트의 식별키를 생성하는 식별키 생성 장치를 도시한다.
도 2는 일실시예에 따라, 식별키 생성 장치의 단위 셀(110)의 세부 구성도이다.
도 3은 일실시예에 따라, 컨택들 간의 스패이싱 값을 결정하여 식별키가 생성되는 과정을 설명하기 위한 개념도이다.
도 4는 일실시예에 따라, 컨택의 스패이싱 값에 따른 노드 간에 개방되는 확률의 상관관계를 나타내는 그래프이다.
도 5는 일실시예에 따라 선택된 컨택들 간의 스패이싱에 의하여 상기 컨택들 사이가 개방된 경우를 도시한 회로도이다.
도 6은 일실시예에 따라 선택된 컨택들 간의 스패이싱에 의하여 상기 컨택들 사이가 단락된 경우를 도시한 회로도이다.
도 7은 일실시예에 따라 컨택들과 연결되는 전도성 레이어들의 다양한 구성을 설명하기 위한 개념도이다.
도 8은 다른 실시예에 따라 컨택들과 연결되는 전도성 레이어들의 다양한 구성을 설명하기 위한 개념도이다.
도 9는 일실시예에 따른 식별키 생성 장치의 제조 방법을 도시하는 흐름도이다.
도 10은 일실시예에 따른 식별키 생성 장치의 설계 방법을 도시하는 흐름도이다.
도 11은 일실시예에 따른 식별키 생성 방법을 도시하는 흐름도이다.
이하에서, 일부 실시예들을, 첨부된 도면을 참조하여 상세하게 설명한다. 그러나, 이러한 실시예들에 의해 제한되거나 한정되는 것은 아니다. 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
아래 설명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 관례, 새로운 기술의 출현 등에 따라 달라질 수 있다.
또한 특정한 경우는 이해를 돕거나 및/또는 설명의 편의를 위해 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 설명 부분에서 상세한 그 의미를 기재할 것이다. 따라서 아래 설명에서 사용되는 용어는 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미와 명세서 전반에 걸친 내용을 토대로 이해되어야 한다.
도 1은 일실시예에 따라 N 비트의 식별키를 생성하는 식별키 생성 장치를 도시한다.
일실시예에 따르면, 식별키 생성 장치(100)은 N 개(단, N은 자연수)의 단위 셀들(110, 120 등)을 포함한다.
N 개의 단위셀들 각각으로부터 1 비트(Bit)의 디지털 값이 제공되어, 상기 식별키 생성 장치(100)는 N 비트의 식별키를 제공할 수 있다.
식별키 생성 장치(100)는 반도체 공정을 이용하여 시간에 따라 변하지 않는 식별키를 생성할 수 있으며, 생성된 식별키는 무작위적(random)이지만, 시간이 지나더라도 변하지 않는다.
생성되는 식별키의 신뢰성에 있어서 가장 중요한 요소는, 생성된 식별키의 난수성 (또는, '무작위성'이라고도 할 수 있음) 과 시간에 따라 값이 변하지 않는 불변성(time-invariance)이다.
일실시예에 따르면, 식별키 생성 장치(100)는 반도체 칩의 적어도 일부로서 포함될 수 있다. 반도체 제도 공정 상 생성되는 노드(node) 간의 단락(short) 여부가 난수성을 갖도록 구성되며, 또한 노드 간의 단락 여부는 시간에 따라 또는 사용 환경에 따라 변하지 않으므로 한 번 생성된 식별키는 변하지 않는다.
일실시예에 따르면, 식별키 생성 장치(100)의 구현에 있어서는, 컨택(또는 비아)들의 스패이싱을, 전기적 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 값보다 작게 하여, 전도성 레이어들 사이의 단락 여부를 확률적으로 결정되도록 할 수 있다. 상기 식별키 생성 장치(100)는 난수성을 갖는 식별키를 생성할 수 있다. 이하 스패이싱 값은 컨택들 사이의 간격 값이다.
기존의 반도체 공정에서는 전도성 레이어들의 노드가 단락 또는 개방이 무작위적으로 이루어지면, 공정 상 실패한 것이 되나, 이를 난수성을 갖는 식별키 생성에 이용하는 것이다. 즉, 일정 수치 범위의 스패이싱을 벗어나서, 무작위의 식별키를 생성하는 것이다.
일실시예에 따르면, 단위 셀들 각각은 제1 컨택, 제2 컨택 및 독출부를 포함할 수 있다. 단위 셀(110, 120 등)의 세부 구성 및 식별키 생성 과정은 도 2 내지 도 3을 참조하여 보다 상세히 후술한다.
식별기 생성 장치는 제1 컨택, 제2 컨택 및 독출부를 포함할 수 있다. 제1 전도성 레이어와 연결되는 상기 제1 컨택과 제2 전도성 레이어와 연결되는 상기 제2 컨택 간의 스패이싱 값에 따라 노드 간에 단락되거나 개방될 수 있다. 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성될 수 있으며, 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성될 수 있다. 독출부는 상기 제1 노드와 상기 제2 노드가 전기적으로 단락되었는지의 여부를 식별할 수 있다. 이러한 구성은 도 5 내지 도 6을 참조하여 상세히 후술한다.
한편, 상기 제1 컨택 및 상기 제2 컨택 사이의 스패이싱 값을 조정하여, 상기 제1 노드 및 상기 제2 노드를 단락시키는 경우와 그렇지 못한 경우의 비율이 가급적 1/2로 동일한 확률을 가지도록 조정한다고 해도, 단락시키는 경우(이를 테면 디지털 값 0)와 그렇지 않은 경우(이를 테면 디지털 값 1)의 비율이 확률적으로 완전히 동일한 것이 보장되지 않을 수도 있다.
일실시예에 따르면, 상기 스패이싱 값은 상기 제1 노드와 상기 제2 노드 사이의 전기적 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 값일 수 있다. 이하에서는, 별다른 언급이 없더라도 디자인 룰은 제1 노드와 제2 노드 사이의 전기적 개방을 보장하도록 지정된 디자인 룰로 이해할 수 있다.
일실시예에 따르면, 상기 제1 컨택 및 상기 제2 컨택이, 상기 제1 노드와 상기 제2 노드를 단락시키는 것을 보장하는 최대 스패이싱 값으로 근접할수록 노드 간의 단락이 되는 확률이 커질 수 있다. 상기 제1 컨택 및 상기 제2 컨택이, 상기 제1 노드와 상기 제2 노드를 개방시키는 것을 보장하는 최소 스패이싱 값으로 근접할수록 상기 노드 간의 개방되는 확률이 커질 수 있다. 노드 간 단락되는 확률과 개방되는 확률, 어느 한 쪽이 커지게 되면, 생성된 식별키는 난수성이 저하된다.
도 2는 일실시예에 따라 식별키 생성 장치의 단위셀을 세부 구성도이다.
일실시예에 따르면, 단위셀(110)은 반도체 칩에 포함되는 제1 전도성 레이어(210), 제2 전도성 레이어(220), 제1 컨택(230), 제2 컨택(240) 및 독출부(250)를 포함할 수 있다.
일실시예에 따르면, 제1 컨택(230)과 제2 컨택(240) 사이의 스패이싱은, 제1 임계값 이상 및 제2 임계값 이하일 수 있다. 상기 제1 임계값 및 상기 제2 임계값은 상기 제1 노드와 상기 제2 노드 사이의 전기적 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 미만의 값을 갖을 수 있다. 제1 노드는 제1 전도성 레이어(210)와 상기 제1 컨택(230)이 전기적으로 연결되어 형성될 수 있으며, 제2 노드는 제2 전도성 레이어(220)와 상기 제2 컨택(240)이 전기적으로 연결되어 형성될 수 있다.
한편, 상기 제1 임계값 및 상기 제2 임계값은, 상기 제1 컨택(230) 및 상기 제2 컨택(240) 사이의 스패이싱 값을 조정하여 상기 제1 노드와 상기 제2 노드를 단락시키는 경우와 그렇지 못한 경우의 비율이 가급적 1/2로 동일한 확률을 갖는, 소정의 오차 범위 내에 해당할 수 있다.
예를 들면, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드를 단락시키는 확률과 단락시키지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 하한 값일 수 있다.
예를 들면, 상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드를 단락시키는 확률과 단락시키지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 상한 값일 수 있다.
일실시예에 따르면, 상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는 상기 제1 전도성 레이어(210) 또는 상기 제2 전도성 레이어(220)의 엣지보다 외부에 도출되어 있을 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어(210) 또는 상기 제2 전도성 레이어(220) 중 적어도 하나는 반도체 칩에 포함되는 전도성 와이어일 수 있다. 다만, 이는 예시적인 일실시예에 불과하며, 전도성 레이어의 구성은 다른 임의의 전도성 요소일 수 있다.
예를 들어, 상기 제1 전도성 레이어(210) 또는 상기 제2 전도성 레이어(220) 중 적어도 하나는 N-웰, P-웰, N+ 액티브, P+ 액티브, 폴리 및 금속에 해당할 수 있다.
일실시예에 따르면, 상기 제1 전도성 레이어(210) 및 상기 제2 전도성 레이어(220) 각각은 서로 평행하게 패터닝되는 와이어들의 적어도 일부일 수 있다.
다른 실시예에 따르면, 상기 제1 전도성 레이어(210) 또는 상기 제2 전도성 레이어(220)는 개별적으로 패터닝되는 와이어들의 적어도 일부일 수 있다.
또 다른 실시예에 따르면, 상기 제1 노드와 상기 제2 노드는 서로 분리된 전도성 레이어에 구성될 수 있고, 동일한 레이어에 구성될 수도 있다.
다른 실시예에 따르면, 독출부(250)는 상기 제1 노드와 상기 제2 노드 사이를 전기적으로 단락시키는지의 여부를 식별한다.
독출부(250)는 단락이 되는 경우에는 디지털 값 0으로 출력하며, 그렇지 않은 경우에는 디지털 값 1로 출력한다. 이러한 상세한 내용은 도 5 내지 도 6에서 후술한다.
한편, 상기 제1 노드와 상기 제2 노드가 단락되는지의 여부는 반도체 칩에서 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
도 3은 일실시예에 따라, 컨택들 간의 스패이싱 값을 결정하여 식별키가 생성되는 과정을 설명하기 위한 개념도이다.
일실시예에 따르면, 컨택(또는 비아) 간의 스패이싱이 작아지면서 특정 스패이싱 이하에서는 제1 노드와 제2 노드가 개방 상태일 확률이 점점 감소하기 시작한다. 또 다른 특정 스패이싱 이하에서는 상기 제1 노드와 상기 제2 노드 사이에 더 이상 개방 상태로 패터닝 되지 않는다.
일실시예에 따르면, 노드는 전도성 레이어와 컨택이 전기적으로 연결되어 형성될 수 있다.
일실시예에 따르면, 제1 컨택(230)와 제2 컨택(240)의 스패이싱 값이 SC.H이상인 경우(311), 그룹(310) 노드 간에는 모두 개방 상태를 갖는다. 상기 SC.H값은 전도성 레이어와 연결된 컨택의 스패이싱 값 중 노드 간 개방 상태를 보장하는 최소 스패이싱 값이다. SC.H값 이상인 경우에는 반도체 제조 공정 상 노드 간에 전기적으로 개방 상태가 된다.
예를 들면, 상기 제1 컨택(230)와 상기 제2 컨택(240)의 스패이싱 값이 SC.H이상인 경우(311), 패터닝 1(312), 패터닝 2(313) 중 적어도 어느 하나에 해당할 수 있으며, 상기 패터닝 1(312) 및 상기 패터닝 2(313)는 모두 제1 노드와 제2 노드 간에 단락되지 않는 개방 상태이다.
일실시예에 따르면, 제1 컨택(230)와 제2 컨택(240)의 스패이싱 값이 SC.L값이하인 경우(321), 그룹(320) 노드 간에는 모두 단락 상태를 갖는다. 상기 SC.L값은 컨택(또는 비아)의 스패이싱 값 중 노드 간 단락 상태를 보장하는 최대 스패이싱 값이다. SC.L값 이하인 경우에는 반도체 제조 공정 상 노드 간에 전기적으로 단락 상태가 된다.
예를 들면, 상기 제1 컨택(230)와 상기 제2 컨택(240)의 스패이싱 값이 SC.L값이하인 경우(321), 패터닝 1(322), 패터닝 2(323) 중 적어도 어느 하나에 해당할 수 있으며, 상기 패터닝 1(322) 및 상기 패터닝 2(323)는 모두 제1 노드와 제2 노드 간에 단락된 상태이다.
일실시예에 따르면, 제1 컨택(230)와 제2 컨택(240)의 스패이싱 값이 SC.L값 이상 및 SC.H값 이하인 경우(331), 그룹(330) 노드 간에는 단락 및 개방 상태가 모두 나타날 수 있다. SC.L값에 근접할수록 상기 노드 간에 개방 될 확률은 작아져 단락 될 확률이 커질 수 있다. 반면에, SC.H값에 근접할수록 상기 노드 간에 개방 될 확률은 커질 수 있다. 단락되는 경우와 단락되지 않는 경우의 확률, 어느 한 쪽이 커지게 되면, 생성된 식별키의 난수성은 저하된다.
컨택 간의 스패이싱을 조정하여 식별키의 난수성이 충분히 보장되는 소정의 오차 범위 내에 있도록 할 수 있다. 상기 스패이싱 값을 조정하여 노드 간에 단락되는 경우와 단락되지 않는 경우의 비율이 가급적 1/2로 동일한 확률을 가지도록 할 수 있다. 상기 동일한 확률을 가지도록 하여 생성된 식별키의 난수성을 충분히 보장할 수 있다.
일실시예에 따르면, 제1 노드와 제2 노드 사이에 전기적으로 개방되는 확률이 1/2로 되는 스패이싱 값을, SC.M값으로 정할 수 있다.
한편, SC.M값은 상기 노드 간에 단락 또는 개방되는 상태가 이론적으로 1/2이다. 반도체 제조 공정 상 스패이싱 값을 조정하는 경우에도 오차가 발생 할 수 있다.
일실시예에 따르면, 제1 임계값은, 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 하한 값일 수 있다.
일실시예에 따르면 제2 임계값은, 상기 제1 노드와 상기 제2 노드가 단락되는 확룰과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 상한 값일 수 있다.
도 4는 일실시예에 따라 컨택의 스패이싱 값에 따른 노드 간에 개방되는 확률의 상관관계를 나타내는 그래프이다.
일실시예에 따르면, 그래프의 가로축은 제1 컨택(230)와 제2 컨택(240) 간의 스패이싱 값을 나타낸다. 그래프의 세로축은 제1 노드와 제2 노드가 전기적으로 개방되는 확률을 나타낸다.
일실시예에 따르면, SC.min값은 반도체 칩의 패터닝 레이아웃 상에서 상기 제1 노드와 상기 제2 노드 사이의 전기적 개방을 보장하도록 지정된 디자인 룰 상의 최소 스패이싱 값을 나타낸다. SC.H값은 상기 제1 노드와 상기 제2 노드 사이의 전기적 개방을 보장하는 최소 스패이싱 값이다. SC.L값은 상기 제1 노드와 상기 제2 노드 사이의 전기적 단락을 보장하는 제1 컨택(230)과 제2 컨택(240) 사이의 최대 스패이싱 값이다. SC.M값은 이론적으로 상기 제1 노드와 상기 제2 노드 사이의 전기적 단락 또는 전기적 개방의 확률이 각각 50%인 스패이싱 값이다.
일실시예에 따르면, SC.M값이 스패이싱 값으로 되면, 이론적으로 난수성이 보장된다. 스패이싱 값을 SC.M값으로 하여 반도체 칩을 제조하여도 공정 편차가 존재할 수 있다. 실제 제조 결과에는 상기 공정 편차로 인하여 약간의 오차가 존재할 수 있다. 실제 공정에서는 SC.M값을 정확히 결정하는 것에 어려움이 있을 수 있다. 컨택 사이의 스패이싱 값을 다르게 하면서 제작 및 식별키 측정을 반복함으로써, 최대한 SC.M에 가까운 값으로 스패이싱 값을 설정할 수 있다.
한편, 난수성이 이론적으로 보장되는 소정의 오차 범위 내에서 스패이싱 값을 갖는다면, 식별키 생성 장치의 조건을 충족 시킬 수 있다.
일실시예 따르면 컨택 간의 스패이싱 값은, 제1 노드와 제2 노드 사이의 단락 여부를 결정할 수 있고, 이론적으로 난수성이 보정되는 범위는, S1과 S2 범위 내에서 설정될 수 있다. 상기 S1과 S2 범위는 50%에서 소정의 허용 오차를 갖는 범위일 수 있다.
일실시예에 따르면, S1값은 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 하한 값일 수 있고, 상기 제1 노드와 상기 제2 노드가 단락되는 것을 보장하는 최대 스패이싱 이상의 값일 수 있다.
일실시에 따르면, S2값은 상기 제1 노드와 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 스패이싱 범위의 상한 값일 수 있고, 상기 제1 노드와 상기 제2 노드가 개방되는 것을 보장하는 최소 스패이싱 이하의 값일 수 있다.
도 5는 일실시예에 따라 선택된 컨택들 간의 스패이싱에 의하여 상기 컨택들 사이가 개방된 경우를 도시한 회로도이다.
일실시예에 따르면, 저항과 트랜지스터를 연결하는 부분(510)은 제1 전도성 레이어, 제1 컨택, 제2 전도성 레이어 및 제2 컨택을 포함할 수 있고, 독출부(520)는 제1 노드와 제2 노드가 전기적으로 단락되었는지 여부를 식별하여 식별키를 제공할 수 있다.
일실시예에 따르면, 독출부(520)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조일 수 있다. 상기 제1 노드와 상기 제2 노드 간에 개방 또는 단락되는지 여부에 따라 출력 노드와 상기 NMOS 트랜지스터의 드레인 노드의 연결이 개방 또는 단락될 수 있다.
또한, NMOS의 게이트로 인에이블 신호가 하이(high)값을 가질 때, 상기 제1 노드와 상기 제2 노드가 개방 상태라면 출력 값은 1을 갖는다.
도 6은 일실시예에 따라 선택된 컨택들 간의 스패이싱에 의하여 상기 컨택들 사이가 단락된 경우를 도시한 회로도이다.
일실시예에 따르면, 저항과 트랜지스터를 연결하는 부분(610)은 제1 전도성 레이어, 제1 컨택, 제2 전도성 레이어 및 제2 컨택을 포함할 수 있고, 독출부(620)는 제1 노드와 제2 노드가 전기적으로 단락되었는지 여부를 식별하여 식별키를 제공할 수 있다.
일실시예에 따르면, 독출부(620)는 저항과 NMOS 트랜지스터로 구성되어 있는 풀다운 회로의 구조일 수 있다. 상기 제1 노드와 상기 제2 노드 간에 개방 또는 단락되는지 여부에 따라 출력 노드와 상기 NMOS 트랜지스터의 드레인 노드의 연결이 개방 또는 단락될 수 있다.
일실시예에 따르면, NMOS의 게이트로 인에이블 신호가 하이(high)값을 가질 때, 상기 제1 노드와 상기 제2 노드가 단락 상태라면 출력 값은 0을 갖는다.
도 7은 일실시예에 따라 컨택들과 연결되는 전도성 레이어들의 다양한 구성을 설명하기 위한 개념도이다.
일실시예에 따르면, 상기 제1 컨택(230)에 연결되는 상기 제1 전도성 레이어는 적어도 둘 이상이고, 상기 제2 컨택(240)에 연결되는 상기 제2 전도성 레이어는 적어도 둘 이상일 수 있다.(710)
다른 일실시예에 따르면, 상기 제1 컨택(230)에 연결되는 상기 제1 전도성 레이어는 적어도 둘 이상이고, 상기 제2 컨택(240)에 연결되는 상기 제2 전도성 레이어는 적어도 하나 이상일 수 있다.(720, 730)
또 다른 실시예에 따르면, 상기 제1 컨택(230)에 연결되는 상기 제1 전도성 레이어는 적어도 하나 이상이고, 상기 제2 컨택(240)에 연결되는 상기 제2 전도성 레이어는 적어도 둘 이상일 수 있다.(740, 770)
또 다른 실시예에 따르면, 상기 제1 컨택(230)이 연결되는 상기 제1 전도성 레이어와 상기 제2 컨택(240)이 연결되는 상기 제2 전도성 레이어는 크로스로 위치(760, 780)할 수 있고, 같은 평면상에 위치(750, 790)할 수 있다.
도 8은 다른 실시예에 따라 컨택들과 연결되는 전도성 레이어들의 다양한 구성을 설명하기 위한 개념도이다.
일실시예에 따르면, 컨택의 엣지는 전도성 레이어의 엣지보다 외부에 도출될 수 있다. 제1 컨택은 제1 전도성 레이어에 연결될 수 있고, 상기 제1 컨택의 엣지는 상기 제1 전도성 레이어의 엣지보다 외부에 도출될 수 있다. 제2 컨택은 제2 전도성 레이어에 연결될 수 있고, 상기 제2 컨택의 엣지는 상기 제2 전도성 레이어의 엣지보다 외부에 도출될 수 있다.
일실시예에 따르면, 상기 제1 컨택(230)에 연결되는 상기 제1 전도성 레이어는 적어도 둘 이상이고, 상기 제2 컨택(240)에 연결되는 상기 제2 전도성 레이어는 적어도 둘 이상일 수 있다.(810)
다른 일실시예에 따르면, 상기 제1 컨택(230)에 연결되는 상기 제1 전도성 레이어는 적어도 둘 이상이고, 상기 제2 컨택(240)에 연결되는 상기 제2 전도성 레이어는 적어도 하나 이상일 수 있다.(820, 830)
또 다른 실시예에 따르면, 상기 제1 컨택(230)에 연결되는 상기 제1 전도성 레이어는 적어도 하나 이상이고, 상기 제2 컨택(240)에 연결되는 상기 제2 전도성 레이어는 적어도 둘 이상일 수 있다.(840, 870)
또 다른 실시예에 따르면, 상기 제1 컨택(230)이 연결되는 상기 제1 전도성 레이어와 상기 제2 컨택(240)이 연결되는 상기 제2 전도성 레이어는 크로스로 위치(860, 880)할 수 있고, 같은 평면상에 위치(850, 890)할 수 있다.
도 9는 일실시예에 따른 식별키 생성 장치의 제조 방법을 도시하는 흐름도이다.
단계(910)에서는, 반도체 칩 레이아웃 내에서, 제1 전도성 레이어와 연결되는 제1 컨택(230) 및 제2 전도성 레이어와 연결되는 제2 컨택(240)을 형성할 수 있다. 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성될 수 있으며, 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성될 수 있다. 상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택(230)과 상기 제2 컨택(240)은 상기 제1 노드와 상기 제2 노드가 단락되지 않은 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 갖도록 형성될 수 있다.
상기 제1 컨택(230)과 상기 제2 컨택(240) 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계 값 이하를 갖도록 형성될 수 있다. 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값일 수 있다. 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 상기 스패이싱 값에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값일 수 있고, 상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값일 수 있다.
상기 소정의 오차 범위는 상기 제1 노드 및 상기 제2 노드가 단락되는 확률이 특정 값(이를 테면, 50%)을 가지는 경우에 기초하여 정해질 수 있다.
이 경우, 제1 노드 및 제2 노드는 전기적으로 개방 및 단락이 모두 나타날 수 있는 확률을 가질 수 있으며, 이러한 확률을 상기 PUF 생성에 활용할 수 있다.
단계(910)에서, 상기 스패이싱 값이 적절히 설정되면, 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부가 반도체 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
단계(920)에서는, 상기 제1 노드 및 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하고, 출력값을 이용하여 식별키를 제공하는 독출부를 상기 반도체 칩에서 생성할 수 있다.
상기 독출부의 회로 구성 및 식별키 생성 과정은 도 5 및 도 6을 참조하여 상술한 바와 같다.
도 10은 일실시예에 따른 식별키 생성 장치의 설계 방법을 도시하는 흐름도이다.
단계(1010)에서는, 반도체 칩에서 제1 전도성 레이어와 연결되는 제1 컨택(230) 및 제2 전도성 레이어와 연결되는 제2 컨택(240)을 배치할 수 있다. 상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택(230)과 상기 제2 컨택(240)은 제1 노드와 제2 노드가 단락되지 않은 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 갖도록 배치될 수 있다.
일실시예에 따라, 상기 제1 컨택(230)과 상기 제2 컨택(240) 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하를 갖도록 배치될 수 있다. 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고, 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
또한, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값일 수 있고, 상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값일 수 있다.
단계(1010)에서, 상기 제1 노드 및 상기 제2 노드가 단락되는지의 여부는 반도체 공정 상의 공정 편차에 의해 무작위적으로 결정될 수 있다.
한편, 전도성 레이어는 N-웰(N-well), P-웰(P-well), N+ 액티브(N+ active), P+ 엑티브(P+ active), 폴리(poly) 및 금속(metal) 중 적어도 하나에 대응될 수 있다.
단계(1020)에서는, 상기 제1 노드 및 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하고, 출력값을 이용하여 식별키를 제공하는 독출부를 상기 반도체 칩에서 생성할 수 있다.
도 11은 일실시예에 따른 식별키 생성 방법을 도시하는 흐름도이다.
단계(1110)에서는, 제1 노드와 제2 노드 사이에 전위차를 생성할 수 있다. 상기 제1 노드는 제1 전도성 레이어와 제1 컨택이 전기적으로 연결되어 형성될 수 있고, 상기 제2 노드는 제2 전도성 레이어와 제2 컨택이 전기적으로 연결되어 형성될 수 있다.
일실시예에 따르면, 상기 제1 컨택(230)과 상기 제2 컨택(240) 사이의 스페이싱 값은 상기 제1 노드와 상기 제2 노드가 단락되지 않는 것을 보장하는 디자인 룰에 의한 최소 스패이싱 값 미만의 값일 수 있다.
일실시예에 따라, 상기 제1 컨택(230)과 상기 제2 컨택(240) 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하일 수 있다. 상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값일 수 있다. 상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값일 수 있다.
일실시예에 따르면, 상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값일 수 있고, 상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값일 수 있다.
다른 실시예에 따라, 상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정될 수 있다.
단계(1120)에서는, 상기 제1 노드 및 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하고, 출력값을 이용하여 식별키를 제공하는 독출부를 상기 반도체 칩에서 생성할 수 있다.
이상에서 설명된 장치는 하드웨어 구성요소, 소프트웨어 구성요소, 및/또는 하드웨어 구성요소 및 소프트웨어 구성요소의 조합으로 구현될 수 있다. 예를 들어, 실시예들에서 설명된 장치 및 구성요소는, 예를 들어, 프로세서, 콘트롤러, ALU(arithmetic logic unit), 디지털 신호 프로세서(digital signal processor), 마이크로컴퓨터, FPA(field programmable array), PLU(programmable logic unit), 마이크로프로세서, 또는 명령(instruction)을 실행하고 응답할 수 있는 다른 어떠한 장치와 같이, 하나 이상의 범용 컴퓨터 또는 특수 목적 컴퓨터를 이용하여 구현될 수 있다. 처리 장치는 운영 체제(OS) 및 상기 운영 체제 상에서 수행되는 하나 이상의 소프트웨어 애플리케이션을 수행할 수 있다. 또한, 처리 장치는 소프트웨어의 실행에 응답하여, 데이터를 접근, 저장, 조작, 처리 및 생성할 수도 있다. 이해의 편의를 위하여, 처리 장치는 하나가 사용되는 것으로 설명된 경우도 있지만, 해당 기술분야에서 통상의 지식을 가진 자는, 처리 장치가 복수 개의 처리 요소(processing element) 및/또는 복수 유형의 처리 요소를 포함할 수 있음을 알 수 있다. 예를 들어, 처리 장치는 복수 개의 프로세서 또는 하나의 프로세서 및 하나의 콘트롤러를 포함할 수 있다. 또한, 병렬 프로세서(parallel processor)와 같은, 다른 처리 구성(processing configuration)도 가능하다.
소프트웨어는 컴퓨터 프로그램(computer program), 코드(code), 명령(instruction), 또는 이들 중 하나 이상의 조합을 포함할 수 있으며, 원하는 대로 동작하도록 처리 장치를 구성하거나 독립적으로 또는 결합적으로(collectively) 처리 장치를 명령할 수 있다. 소프트웨어 및/또는 데이터는, 처리 장치에 의하여 해석되거나 처리 장치에 명령 또는 데이터를 제공하기 위하여, 어떤 유형의 기계, 구성요소(component), 물리적 장치, 가상 장치(virtual equipment), 컴퓨터 저장 매체 또는 장치, 또는 전송되는 신호 파(signal wave)에 영구적으로, 또는 일시적으로 구체화(embody)될 수 있다. 소프트웨어는 네트워크로 연결된 컴퓨터 시스템 상에 분산되어서, 분산된 방법으로 저장되거나 실행될 수도 있다. 소프트웨어 및 데이터는 하나 이상의 컴퓨터 판독 가능 기록 매체에 저장될 수 있다.
실시예에 따른 방법은 다양한 컴퓨터 수단을 통하여 수행될 수 있는 프로그램 명령 형태로 구현되어 컴퓨터 판독 가능 매체에 기록될 수 있다. 상기 컴퓨터 판독 가능 매체는 프로그램 명령, 데이터 파일, 데이터 구조 등을 단독으로 또는 조합하여 포함할 수 있다. 상기 매체에 기록되는 프로그램 명령은 실시예를 위하여 특별히 설계되고 구성된 것들이거나 컴퓨터 소프트웨어 당업자에게 공지되어 사용 가능한 것일 수도 있다. 컴퓨터 판독 가능 기록 매체의 예에는 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체(magnetic media), CD-ROM, DVD와 같은 광기록 매체(optical media), 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto-optical media), 및 롬(ROM), 램(RAM), 플래시 메모리 등과 같은 프로그램 명령을 저장하고 수행하도록 특별히 구성된 하드웨어 장치가 포함된다. 프로그램 명령의 예에는 컴파일러에 의해 만들어지는 것과 같은 기계어 코드뿐만 아니라 인터프리터 등을 사용해서 컴퓨터에 의해서 실행될 수 있는 고급 언어 코드를 포함한다. 상기된 하드웨어 장치는 실시예의 동작을 수행하기 위해 하나 이상의 소프트웨어 모듈로서 작동하도록 구성될 수 있으며, 그 역도 마찬가지이다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 본 발명의 범위는 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

Claims (20)

  1. 반도체 칩에 포함되는 제1 전도성 레이어와 연결되는 제1 컨택 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성됨 -;
    상기 반도체 칩에 포함되는 제2 전도성 레이어와 연결되는 제2 컨택 - 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성되고, 상기 제1 컨택과 상기 제2 컨택은, 상기 반도체 칩의 패터닝 레이아웃 상에서 상기 제1 노드 및 상기 제2 노드가 단락되지 않는 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 가짐 -; 및
    상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 독출부
    를 포함하는 식별키 생성 장치.
  2. 제1항에 있어서,
    상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하이며,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값인 식별키 생성 장치.
  3. 제2항에 있어서,
    상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값이고,
    상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값인 식별키 생성 장치.
  4. 제1항에 있어서,
    상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정되는 식별키 생성 장치.
  5. 제1항에 있어서,
    상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는,
    상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되어 있는 식별키 생성 장치.
  6. 제1항에 있어서,
    상기 제1 전도성 레이어 및 상기 제2 전도성 레이어 중 적어도 하나는,
    상기 반도체 칩 내에 포함되는 N-웰, P-웰, N+ 액티브, P+ 액티브, 폴리 및 금속 중 적어도 하나에 대응하는,
    식별 키 생성 장치.
  7. 각각 1-bit의 디지털 값을 생성하는 N 개의 단위 셀을 포함하여 N 비트의 식별키를 생성하는 식별키 생성 장치에 있어서, 상기 N 개의 단위 셀 중 적어도 하나는,
    반도체 칩에 포함되는 제1 전도성 레이어와 연결되는 제1 컨택 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성됨 -;
    상기 반도체 칩에 포함되는 제2 전도성 레이어와 연결되는 제2 컨택 - 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성되고, 상기 제1 컨택과 상기 제2 컨택은 상기 반도체 칩의 패터닝 레이아웃 상에서 상기 제1 노드 및 상기 제2 노드가 단락되지 않는 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 가짐 -; 및
    상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 독출부
    를 포함하는 식별키 생성 장치.
  8. 제7항에 있어서,
    상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하이며,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값인 식별키 생성 장치.
  9. 제8항에 있어서,
    상기 제1 임계값은, 상기 제1 노드와 상기 제2 노드 사이가 단락되는 것을 보장하는 스패이싱의 최대 값보다 큰 값이고,
    상기 제2 임계값은, 상기 제1 노드와 상기 제2 노드, 사이가 개방되는 것을 보장하는 스패이싱의 최소 값보다 작은 값인 식별키 생성 장치.
  10. 제7항에 있어서,
    상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정되는 식별키 생성 장치.
  11. 반도체 칩에서 제1 전도성 레이어와 연결되는 제1 컨택 및 제2 전도성 레이어와 연결되는 제2 컨택을 형성하는 단계 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성되고, 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성됨; 및
    상기 제1 컨택과 상기 제2 컨택 사이가 전기적으로 단락되는지 여부를 식별하는 독출부를 형성하는 단계
    를 포함하며,
    상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택과 상기 제2 컨택은, 상기 제1 노드와 상기 제2 노드가 단락되지 않은 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 갖도록 형성되는 식별키 생성 장치의 제조 방법.
  12. 제11항에 있어서,
    상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하를 갖도록 형성되며,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값인 식별키 생성 장치의 제조 방법.
  13. 제11항에 있어서,
    상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는,
    상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되어 있는 식별키 생성 장치의 제조 방법.
  14. 반도체 칩에서 제1 전도성 레이어와 연결되는 제1 컨택 및 제2 전도성 레이어와 연결되는 제2 컨택을 배치하는 단계 - 제1 노드는 상기 제1 전도성 레이어와 상기 제1 컨택이 전기적으로 연결되어 형성되고, 제2 노드는 상기 제2 전도성 레이어와 상기 제2 컨택이 전기적으로 연결되어 형성됨; 및
    상기 제1 컨택과 상기 제2 컨택 사이가 전기적으로 단락되는지 여부를 식별하는 독출부를 상기 반도체 칩에 배치하는 단계
    를 포함하며,
    상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택과 상기 제2 컨택은, 상기 제1 노드와 상기 제2 노드가 단락되지 않은 것을 보장하는 최소 스패이싱 값 미만의 스패이싱 값을 갖도록 배치되는 식별키 생성 장치의 설계 방법.
  15. 제14항에 있어서,
    상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하를 갖도록 배치되며,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값인 식별키 생성 장치의 설계 방법.
  16. 제14항에 있어서,
    상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는,
    상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되도록 배치하는 식별키 생성 장치의 설계 방법.
  17. 반도체 칩에 포함되는 제1 노드와 제2 노드 사이에 전위차를 생성하는 단계 - 상기 제1 노드는 제1 전도성 레이어와 제1 컨택이 전기적으로 연결되어 형성되고, 상기 제2 노드는 제2 전도성 레이어와 제2 컨택이 전기적으로 연결되어 형성되고, 상기 반도체 칩의 패터닝 레이아웃 상에서, 상기 제1 컨택과 상기 제2 컨택 사이의 스페이싱 값은 상기 제1 노드와 상기 제2 노드가 단락되지 않는 것을 보장하는 디자인 룰에 의한 최소 스패이싱 값 미만의 값임 -; 및
    독출부가 상기 제1 노드와 상기 제2 노드 사이가 전기적으로 단락되는지의 여부를 식별하여 식별키를 생성하는 단계를 포함하는
    식별 키 생성 방법.
  18. 제17항에 있어서,
    상기 제1 컨택과 상기 제2 컨택 사이의 상기 스패이싱 값은, 제1 임계값 이상이고 제2 임계값 이하이며,
    상기 제1 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 하한 값이고,
    상기 제2 임계값은, 상기 제1 노드 및 상기 제2 노드가 단락되는 확률과 단락되지 않는 확률의 차이가 상기 소정의 오차 범위 내에 있도록 하는 상기 스패이싱 값에 대한 상한 값인 식별키 생성 방법.
  19. 제17항에 있어서,
    상기 제1 노드와 상기 제2 노드 사이가 단락되는지의 여부는 상기 반도체 칩 제조 과정에 발생되는 공정 편차에 의해 무작위적으로 결정되는 식별키 생성 방법.
  20. 제17항에 있어서,
    상기 제1 컨택의 엣지 또는 상기 제2 컨택의 엣지는,
    상기 제1 전도성 레이어 또는 상기 제2 전도성 레이어의 엣지보다 외부에 도출되도록 생성하는 식별키 생성 방법.
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