JP2003507798A - 集積回路に電源供給するための集積回路および回路構成 - Google Patents

集積回路に電源供給するための集積回路および回路構成

Info

Publication number
JP2003507798A
JP2003507798A JP2001517349A JP2001517349A JP2003507798A JP 2003507798 A JP2003507798 A JP 2003507798A JP 2001517349 A JP2001517349 A JP 2001517349A JP 2001517349 A JP2001517349 A JP 2001517349A JP 2003507798 A JP2003507798 A JP 2003507798A
Authority
JP
Japan
Prior art keywords
power supply
circuit
access control
control circuit
security
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001517349A
Other languages
English (en)
Inventor
アーミン ヴェーデル，
Original Assignee
インフィネオン テクノロジーズ アクチェンゲゼルシャフト
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by インフィネオン テクノロジーズ アクチェンゲゼルシャフト filed Critical インフィネオン テクノロジーズ アクチェンゲゼルシャフト
Publication of JP2003507798A publication Critical patent/JP2003507798A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
    • G06K19/00—Record carriers for use with machines and with at least a part designed to carry digital markings
    • G06K19/06—Record carriers for use with machines and with at least a part designed to carry digital markings characterised by the kind of the digital marking, e.g. shape, nature, code
    • G06K19/067—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components
    • G06K19/07—Record carriers with conductive marks, printed circuits or semiconductor circuit elements, e.g. credit or identity cards also with resonating or responding marks without active components with integrated circuit chips
    • G06K19/073—Special arrangements for circuits, e.g. for protecting identification code in memory
    • G06K19/07309—Means for preventing undesired reading or writing from or onto record carriers
    • G06K19/07372—Means for preventing undesired reading or writing from or onto record carriers by detecting tampering with the circuit
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/922—Active solid-state devices, e.g. transistors, solid-state diodes with means to prevent inspection of or tampering with an integrated circuit, e.g. "smart card", anti-tamper

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Computer Security & Cryptography (AREA)
  • General Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Storage Device Security (AREA)
  • Electronic Switches (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】 データ出力制御回路およびアクセス制御回路１４、１６を備える、セキュリティに関連したデータを処理するための集積回路であって、アクセス制御回路１６の電力供給が妨害されるとデータ出力回路１４が遮断されることになり、対のそれぞれ反転する遮断信号が前記アクセス制御回路１６によって生成され、前記データ出力制御回路１４は、両方の反転する該遮断信号が遮断の解除を表示した場合に作動し、それぞれ互いに属し合う前記反転する遮断信号は相互に並列で、かつ好適にも重なり合って前記集積回路に伝送される。

Description

【発明の詳細な説明】
【０００１】 本発明は、データ出力回路およびアクセス制御回路を有する、セキュリティに
関連したデータを処理するための集積回路、ならびに集積回路のセキュリティに
関連した部分に電力供給するための回路構成に関する。
【０００２】 セキュリティに関連したデータを含むスマートカードにおいて使用される集積
回路は、この集積回路に含まれるセキュリティに関連したデータについての著し
く多様な攻撃の的となり得る。
【０００３】 スマートカードに対する物理的攻撃は様々な目的を有する： 秘密信号の読み取り（ｐｒｏｂｉｎｇ） 制御信号のフォーシング（ｆｏｒｃｉｎｇ） それゆえセキュリティ工学においては、秘密信号および制御信号はアクセスし
難いマスク面において伝送され、かつシールディング層によってさらに保護され
る（いわゆるセキュリティ層）。
【０００４】 しかしながら、プロービングおよびフォーシングといった方法の他、さらに制
御信号において故意に「スタックアト」エラーを生成し、そのようにして例えば
遮断機能を解除するために、回路ブロックを電力供給から切り離すことも可能で
ある。
【０００５】 ＩＣ上のアクセス制御回路が故意に死なせられるというような攻撃を防止する
ために、従来の技術水準に対応して、そのようなアクセス制御回路の電力供給を
２重で行った（アルミニウム面および拡散面において）。従来の技術水準に対応
して、上述のような攻撃は、非分離層（ＩＣの面）におけるアクセス制御回路に
電力供給を行なう（例えば拡散面において）ことで防止できた。
【０００６】 ＩＣ上の相当の場所を用いない場合、信号が拡散面において伝送され得るため
、２重の電力供給はＩＣ上の相当の場所が失われるという欠点を有する。電力供
給を拡散面に限定して行うことは、拡散面層の電気抵抗が一般に比較的大きいと
いう欠点を有する。それゆえ、電圧降下が起るか、または対応して幅広いトラッ
クが拡散面において供給される必要があるが、これはまた同様に相当の場所が失
われることにつながる。
【０００７】 それゆえ本発明の課題は、セキュリティに関連したデータの処理のための集積
回路、および集積回路のセキュリティに関連した部分の電力供給のための回路構
成を提供することであり、その際、同じかまたは良くなりさえしたセキュリティ
で、ＩＣのセキュリティに関連した部分の追加的、または限定的に拡散面で行わ
れた電力供給のためにそれほど多くのスペースを必要としないということである
。
【０００８】 発明によると、この課題は、アクセス制御回路の電力供給の障害が、データ出
力回路を遮断することによって解決される。
【０００９】 この解決策の可能な好適な展開は、対のそれぞれ反転する遮断信号が、アクセ
ス制御回路によって生成され、反転する両方の遮断信号が遮断の解除を表示して
始めて、データ出力回路は作動する。アクセス制御回路の電力供給のいずれかが
中断された場合、遮断信号のいずれかがやむをえず「虚偽」値を仮定し、これに
よってデータ出力は遮断される。
【００１０】 この場合、とりわけ好適なのは、それぞれ互いに属し合う反転する遮断信号を
集積回路において互いに並列させることである。これは、個々の遮断信号に対す
る攻撃を困難にする。
【００１１】 さらに好適なのは、遮断信号が拡散面またはセキュリティ層に伝送されるとい
うことである。さもなければ、遮断信号へのアクセスによって、多少の負担を伴
うかもしれないが、データ出力回路の遮断が解除され得る。
【００１２】 もう一つの好適な発明の展開は、データ出力回路の電力供給は、アクセス制御
回路の電力供給が妨害された場合、この電力供給が中断されるように行なわれる
ということに基づく。
【００１３】 この目的のために、好適にはデータ出力回路の電源をアクセス制御回路の電源
に接続され得る。これは、集積回路を上記の操作から守るための非常に簡単な１
つの可能性である。
【００１４】 さらにより確かなセキュリティを提供するのは、データ出力回路の電力供給が
１つ以上のスイッチを介して行われ、アクセス制御回路の電力供給が妨害される
場合、これらのスイッチは開く。このようにして、アクセス制御回路の電力供給
が妨害されているにもかかわらず、導電性の針をＩＣの対応する部分の上に付与
することによって、データ出力回路の電力供給が再確立されることをさらに防止
し得る。
【００１５】 とりわけ好適なのは、この場合、ＮＭＯＳスイッチを一般的な電源ＶDDとデー
タ出力回路の電源との間に配置し、そのゲートを拡散面またはセキュリティ層に
おける配線を介して、アクセス制御回路のＶDD電源と接続するという解決策であ
る。
【００１６】 本発明の課題は、同様に、アクセス制御回路の電力供給が妨害される場合、電
力供給が中断されるようにセキュリティに関連した部分の電力供給が行なわれる
、対応するアクセス制御回路によって保護されている集積回路のセキュリティに
関連した部分の電力供給のための回路構成によって解決される。
【００１７】 この際、セキュリティに関連した部分の電源がアクセス制御回路の電源に接続
されている場合、とりわけ簡単な解決策が可能である。
【００１８】 相対的に確かな安全性を提供するのは、セキュリティに関連した部分の電力供
給が１つ以上のスイッチを介して行なわれ、アクセス制御回路の電力供給が妨害
される場合、これらのスイッチは開くという解決策である。このようにして、セ
キュリティに関連した部分の電力供給の強制的な再確立は防止され得、一方でア
クセス制御回路の電力供給は中断される。
【００１９】 この場合、とりわけ好適なのが、ＮＭＯＳスイッチを一般的な電源ＶDDとデー
タ出力回路の電源との間に配置し、そのゲートが拡散面またはセキュリティ層に
おける配線を介して、アクセス制御回路のＶDD電源と接続されることである。
【００２０】 上述のセキュリティ対策の組み合わせによって、当然いくらか大き目の負担の
もとに、集積回路のより確かな安全性が好適に達成され得る。
【００２１】 本発明は、以下において、添付の図における例示的実施形態を用いて詳細に説
明される。
【００２２】 図１は、ＩＣの模式的ブロック図であって、そのメモリ１２はセキュリティ
に関連したデータをファイルする。集積回路１０は、したがって１つのメモリー
１２を有し、これは読み取り回路１４と接続されている。メモリ１２から読み取
られたデータは、読み取り回路１４から「データ」により指定される出力部へ伝
送される。
【００２３】 さらに、アクセス制御回路１６を有するブロックが提供され、これは対応する
遮断機能を含む。この機能によって、例えば権限を与えられたユーザーのみがパ
スワードを入力した後にメモリー１２においてファイルされているデータにアク
セスし得ることが保障される。
【００２４】 図１において示されるように、アクセス制御回路１６および読み取り回路１４
の電源は、電源の両方のブランチＶDDおよびＶSSは、まず最初にアクセス制御回
路１６、その後で読み取り回路１４に行われるように構成される。アクセス制御
回路１６の前で、ＶDDまたはＶSSを簡単に分離させることは、自動的に読み取り
回路も電力が足りなくなるので、メモリー１２からいかなるデータも読み取るこ
とはできない。
【００２５】 電源ＶDDまたはＶSS供給は、この場合、通常どおりアルミニウム層において行
われる。
【００２６】 これによって、基本的には、ＶDDを遮断機能の前後で中断し、直接そこのアル
ミニウムに付与された電力供給を通じて別個に読み取り回路に供給するというよ
うな攻撃の可能性があり得る。
【００２７】 これを防止するために、さらに、読み取り回路１４の電力供給がアルミニウル
層におけるＶDDから枝分かれする位置で、ＮＭＯＳスイッチ１８がＶDDと読み取
り回路１４との間で切り替えられ、そのゲート２０はセキュリティ層または拡散
層において配される配線２２を介して、拡散層におけるアクセス制御回路１６の
電源と連結される。このようにして、アクセス制御回路への電力供給が中断され
る場合、ＮＭＯＳスイッチ１８は開かれ、読み取り回路１４は無電流になり、こ
れによってメモリ１２の読み取りは不可能になる。
【００２８】 さらに、図１で示されるように、駆動信号ＢＬＣＫはアクセス制御回路１６か
ら読み取り回路１４へ２重にかつ反転して伝送され得る。これは、信号がＢＬＣ
Ｋ信号として正フォームであったり、および／ＢＬＣＫ信号として負フォームで
あったりすることを意味する（本明細書中において、／ＢＬＣＫは、
【００２９】
【数１】 を示す）。読み取り回路は、両方の信号が正しければ、データのみを読み取リ得
る。しかしアクセス制御回路１６への電力供給が中断された場合、少なくともこ
れらの信号の１つが「虚偽」となり、読み取り回路は遮断される。その上この場
合ＶDDまたはＶSSが中断されるかどうかということは関係ない。読み取り回路１
４は、常に遮断される。この場合、それぞれ互いに属し合う反転する遮断信号が
、集積回路において互いに並列に、および好適には拡散層またはセキュリティ層
において伝送されることによって安全性をさらに高めることができる。
【００３０】 すなわち発明によると、供給配線に関連した回路ブロックを、制御信号を生成
するブロックが、秘密信号を生成する回路ブロックの前に位置するように構成す
るという可能性もある。遮断信号とともに、その後、電力供給が切断された場合
に秘密信号も破壊される。
【００３１】 第２の措置として、さらに反転する遮断信号を並列に生成し得、秘密信号が生
成される際に一緒に評価することができる。これによって、制御信号を生成する
ブロックにおいて、両方の電力供給が存在することが保障される。このブロック
内の電力供給は、この場合、非分離層において行われなければならない。反転す
る制御信号は、フォーシングを困難にするために、有利にも、重なりあって評価
ブロックに伝送される。
【００３２】 電力供給が制御信号を生成するブロックの前で切断された場合、同時に秘密信
号が遮断される。その場合、電力供給配線をブロック間に２重で配する必要はな
く、信号配線のための配線領域が獲得される。
【００３３】 上述の措置に対する代替策としては、秘密信号を生成するブロックの電力供給
を、制御ブロックの電力供給に依存するスイッチオンまたはスイッチオフになる
スイッチを介して行うことができる。この場合、セキュリティ信号を制御ブロッ
ク内において非分離の電力供給からスイッチのゲートへ伝送することが必要であ
る。
【００３４】 物理的操作の可能性を困難にするために、発明によって、電力供給配線に関し
て、１つのブロック構成が提案される。これは、破壊的な攻撃に対して設計を頑
強にし、その際、電力供給配線のさらなる負担（拡散層における余分な電力供給
）は発生しない。このブロック配置は、普通、記載の境界条件は考慮に入れない
特定の通路設計のそれとは違った外観である。
【００３５】 評価ブロックにおいて両方の電力供給の極性が生成するブロックに隣接するこ
とを確実にするために、制御信号は反転する対をなすものとともに並列してブロ
ックからブロックへ伝送される。
【００３６】 改良点として提案されるのは、遮断すべきブロックの電力供給を、スイッチを
介して制御機能の電力供給に従属させることであり、この際、構成は、「スタッ
クアト」エラーの生成のための物理的操作が、制御信号において妨害的な影響を
およぼさないように設計される。これは、さらなる回路の負担と結びついており
（スイッチの付加）、この操作の可能性に対して防衛策を講じることを望まない
ならば正当ではないと思われる。
【００３７】 図１は、例示的実施形態として、メモリーモジュールにおける構成を示し、こ
の場合、メモリー１２から読み取られるデータからリードアクセスの遮断機能を
介して遮断される。遮断回路および読み取り回路は、遮断機能の電力供給からの
切断が同時に読み取り回路を電源から切断し、これによって遮断するように構成
される。
【００３８】 遮断信号ＢＬＣＫは、その反転する対をなすものに並列して、読み取り回路に
伝送され、ここでは両方の制御信号が評価される。
【００３９】 変形として、拡大図において１構成が示される。この構成の場合、拡散層にお
いて行われた遮断機能の電力供給は、読み取り回路に供給するＮＭＯＳスイッチ
のゲート上に行われる。遮断回路がＶDDから切り離された場合、同時に読み取り
アドレスが供給から切断される。
【図面の簡単な説明】
【図１】 図１は、集積回路の模式的詳細図であり、発明に提示されるすべてのセキュリ
ティの特徴は並列して提供される。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B017 AA07 BA08 BB03 CA11 5F038 DF16 EZ20 5J055 AX00 BX17 CX27 DX22 DX61 EY21 EZ00 EZ29 FX11 FX18 GX01 GX02 5J056 AA03 BB00 CC00 DD13 FF07 GG00

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 集積回路のセキュリティに関連した部分（１４）に電力供給
    するための回路構成であって、対応するアクセス制御回路（１６）によって保護
    され、セキュリティに関連した部分（１４）の電源（ＶDD、Ｖss）は、該アクセ
    ス制御回路（１６）の電力供給が妨害された場合、該電源（ＶDD、Ｖss）を中断
    するように用いられることを特徴とする、回路構成。
  2. 【請求項２】 前記セキュリティに関連した部分（１４）の前記電源は、前
    記アクセス制御回路（１６）の前記電源と接続されている、請求項１に記載の回
    路構成。
  3. 【請求項３】 前記セキュリティに関連した部分（１４）の前記電力供給は
    、１つ以上のスイッチ（１８）を介して行なわれ、該スイッチは、前記アクセス
    制御回路（１６）の電力供給が妨害された場合には開くことを特徴とする、請求
    項１に記載の回路構成。
  4. 【請求項４】 ＮＭＯＳスイッチ（１８）が前記電源ＶDDと前記セキュリテ
    ィに関連した部分（１４）との間に配置され、そのゲート（２０）は、拡散層ま
    たはセキュリティ層における配線（２２）を介して、前記アクセス制御回路（１
    ６）の該ＶDD電源と接続されていることを特徴とする、請求項３に記載の回路構
    成。
  5. 【請求項５】 データ出力制御回路（１４）およびアクセス制御回路（１６
    ）を備える、セキュリティに関わるデータを処理するための集積回路であって、
    該アクセス制御回路（１６）の電力供給の妨害が該データ出力回路（１４）の遮
    断につながることを特徴とする、集積回路。
  6. 【請求項６】 対のそれぞれ反転する遮断信号（ＢＬＣＫ、／ＢＬＣＫ）が
    前記アクセス制御回路（１６）によって生成され、前記データ出力制御回路（１
    ４）は、両方の反転する該遮断信号（ＢＬＣＫ、／ＢＬＣＫ）が遮断の解除を表
    示した場合に作動することを特徴とする、請求項５に記載の集積回路。
  7. 【請求項７】 それぞれ互いに属し合う前記反転する遮断信号（ＢＬＣＫ、
    ／ＢＬＣＫ）は相互に並列で、かつ好適にも重なり合って前記集積回路に伝送さ
    れることを特徴とする請求項６に記載の、集積回路。
  8. 【請求項８】 前記遮断信号（ＢＬＣＫ、／ＢＬＣＫ）が拡散層またはセキ
    ュリティ層において伝送されることを特徴とする、請求項６または７に記載の集
    積回路。
  9. 【請求項９】 前記データ出力回路（１４）の前記電力供給が、前記アクセ
    ス制御回路（１６）の前記電力供給が妨害された場合、この該電力供給を中断す
    るように行なわれることを特徴とする、請求項５に記載の集積回路。
  10. 【請求項１０】 前記データ出力回路（１４）の前記電源が、前記アクセス
    制御回路（１６）の該電源に接続されていることを特徴とする、請求項６に記載
    の、集積回路。
  11. 【請求項１１】 前記データ出力回路（１４）の前記電力供給が１つ以上の
    スイッチ（１８）を介して行なわれ、該スイッチは、前記アクセス制御回路（１
    ６）の該電力供給が妨害された場合に開くことを特徴とする、請求項９に記載の
    集積回路。
  12. 【請求項１２】 ＮＭＯＳスイッチ（１８）が、前記電源ＶDDと前記データ
    出力回路の該電力供給との間に配置され、そのゲート（２０）は、拡散層または
    セキュリティ層における配線（２２）を介して、前記アクセス制御回路（１６）
    の該電源ＶDDと接続されていることを特徴とする、請求項１１に記載の集積回路
    。
JP2001517349A 1999-08-17 2000-08-17 集積回路に電源供給するための集積回路および回路構成 Withdrawn JP2003507798A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
DE19938890A DE19938890C2 (de) 1999-08-17 1999-08-17 Integrierter Schaltkreis und Schaltungsanordnung zur Stromversorgung eines integrierten Schaltkreises
DE19938890.3 1999-08-17
PCT/DE2000/002792 WO2001013330A1 (de) 1999-08-17 2000-08-17 Integrierter schaltkreis und schaltungsanordnung zur stromversorgung eines integrierten schaltkreises

Publications (1)

Publication Number Publication Date
JP2003507798A true JP2003507798A (ja) 2003-02-25

Family

ID=7918616

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001517349A Withdrawn JP2003507798A (ja) 1999-08-17 2000-08-17 集積回路に電源供給するための集積回路および回路構成

Country Status (8)

Country Link
US (1) US6633501B2 (ja)
EP (1) EP1222621B1 (ja)
JP (1) JP2003507798A (ja)
CN (1) CN1200393C (ja)
AT (1) ATE253756T1 (ja)
DE (2) DE19938890C2 (ja)
ES (1) ES2209980T3 (ja)
WO (1) WO2001013330A1 (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10111029C1 (de) * 2001-03-07 2002-08-22 Infineon Technologies Ag Depassivierungssensor als Analysierschutz für Halbleiterbauelemente oder integrierte Schaltungen
US6459629B1 (en) * 2001-05-03 2002-10-01 Hrl Laboratories, Llc Memory with a bit line block and/or a word line block for preventing reverse engineering
DE10218096A1 (de) * 2002-04-23 2003-11-13 Infineon Technologies Ag Integrierte Schaltung
US7570533B1 (en) 2006-12-13 2009-08-04 Arrowhead Center, Inc. Completely transportable erasable memory apparatus and method
CN103605936A (zh) 2008-06-24 2014-02-26 Nds有限公司 集成电路内的安全
US8325549B2 (en) * 2010-02-26 2012-12-04 International Business Machines Corporation Global bit select circuit interface with simplified write bit line precharging
US8325543B2 (en) * 2010-02-26 2012-12-04 International Business Machines Corporation Global bit select circuit interface with false write through blocking
US8638595B2 (en) 2012-04-16 2014-01-28 International Business Machines Corporation Global bit select circuit with write around capability
DE102017103418B4 (de) * 2017-02-20 2019-01-24 Infineon Technologies Ag Verfahren zum Bestimmen von Informationen über eine Integrität von Signalverarbeitungskomponenten innerhalb eines Signalpfades, Signalverarbeitungsschaltung und elektronische Steuerungseinheit

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2182176B (en) * 1985-09-25 1989-09-20 Ncr Co Data security device for protecting stored data
EP0509567A3 (en) * 1991-03-28 1993-04-07 N.V. Philips' Gloeilampenfabrieken Device with protection against access to secure information
GB2288048A (en) * 1994-03-29 1995-10-04 Winbond Electronics Corp Intergrated circuit
FR2727227B1 (fr) * 1994-11-17 1996-12-20 Schlumberger Ind Sa Dispositif de securite actif a memoire electronique
FR2728369B1 (fr) 1994-12-19 1997-01-31 Sgs Thomson Microelectronics Procede et dispositif pour accroitre la securite d'un circuit integre
DE19610070A1 (de) * 1996-03-14 1997-09-18 Siemens Ag Chipkarte
US5880523A (en) * 1997-02-24 1999-03-09 General Instrument Corporation Anti-tamper integrated circuit
DE19752695A1 (de) * 1997-11-28 1999-06-02 Angewandte Digital Elektronik Elektronisches Schaltelement zur Sperrung von elektronischen Teilen in einer Chipkarte
US6292898B1 (en) * 1998-02-04 2001-09-18 Spyrus, Inc. Active erasure of electronically stored data upon tamper detection

Also Published As

Publication number Publication date
DE19938890C2 (de) 2001-08-09
ES2209980T3 (es) 2004-07-01
US6633501B2 (en) 2003-10-14
DE19938890A1 (de) 2001-03-22
WO2001013330A1 (de) 2001-02-22
DE50004366D1 (de) 2003-12-11
ATE253756T1 (de) 2003-11-15
EP1222621A1 (de) 2002-07-17
EP1222621B1 (de) 2003-11-05
CN1370304A (zh) 2002-09-18
CN1200393C (zh) 2005-05-04
US20020088997A1 (en) 2002-07-11

Similar Documents

Publication Publication Date Title
EP1057096B1 (en) Data carrier with obscured power consumption
US6419159B1 (en) Integrated circuit device with power analysis protection circuitry
KR100490114B1 (ko) 엔코딩 기능을 가진 마이크로 프로세서 장치
US20020166058A1 (en) Semiconductor integrated circuit on IC card protected against tampering
JPH11316714A (ja) 集積回路およびこのような回路を具備するスマ―トカ―ド
WO1997024765A1 (en) A method and apparatus for fast self-destruction of a cmos integrated circuit
WO2001057627A3 (en) Circuits, systems and methods for information privatization in personal electronic appliances
JPS63229541A (ja) データ交換システム
US6993654B2 (en) Secure encryption processor with tamper protection
IL274589B2 (en) Isolated and secure red-black laptop
JP2003507798A (ja) 集積回路に電源供給するための集積回路および回路構成
JPS5947646A (ja) 計算機デ−タ処理装置および方法
US6581841B1 (en) Apparatus and method for secure information processing
JP2003263617A (ja) 無許可アクセスに対する回路の安全性を向上させる方法及び装置
JPS63293637A (ja) デ−タ保護用マイコン
US6665782B2 (en) Method and apparatus for preventing unauthorized access of memory devices
JPH09106329A (ja) メモリカード
CN101217366A (zh) 一种带写保护的数字签名装置
JP2000076140A (ja) 半導体集積回路
JP3296184B2 (ja) 半導体集積回路
Feng et al. A dynamic active shield against shield rerouting attack
JPS59168994A (ja) メモリを備えたシステムにおけるデ−タの秘密保護方式
JPS5827219A (ja) 給電装置
JPH11126020A (ja) 集積回路およびこの集積回路による安全なデータ処理のための方法
JP2003330805A (ja) 不正読取防止装置および不正読取防止プログラム

Legal Events

Date Code Title Description
A761 Written withdrawal of application

Free format text: JAPANESE INTERMEDIATE CODE: A761

Effective date: 20040526