KR100490114B1 - 엔코딩 기능을 가진 마이크로 프로세서 장치 - Google Patents

엔코딩 기능을 가진 마이크로 프로세서 장치 Download PDF

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Abstract

본 발명은 기능 유닛(1, 2, 3) 사이의 데이터 전송을 위한 데이터 버스(4)를 포함하는 마이크로 프로세서 장치에 관한 것이다. 각각의 유닛은 버스측에 엔코딩/디코딩 장치(11, 21, 31)를 포함한다. 상기 엔코딩/디코딩 장치는 난수 발생기(6)에 의해 동기로 제어된다. 마이크로 프로세서 장치는 정당한 부가의 회로 비용으로 데이터 버스를 통해 전송되는 데이터의 버깅에 대한 비교적 높은 안전성을 갖는다.

Description

엔코딩 기능을 가진 마이크로 프로세서 장치{Microprocessor arrangement having an encoding function}
본 발명은 데이터 버스를 통해 서로 접속된 마이크로 프로세서 및 주변 유닛을 포함하는 마이크로 프로세서 장치에 관한 것이다. 상기 버스의 단부측 접속부에는 암호 유닛이 제공된다.
데이터 버스를 통한 데이터 통신이 암호로 엔코딩되는 마이크로 프로세서 장치는 안전상 중요한 용도에 사용된다. 이러한 마이크로 프로세서 장치는 예컨대 이동 데이터 캐리어 카드, 소위 칩 카드용 제어 회로로 사용된다. 마이크로 프로세서 장치의 데이터 메모리에는 사적 데이터, 금전적 수치 또는 액세스 권한이 저장되고, 이러한 것은 판독 장치에 의해 문의되며, 판독 장치는 후속해서 권한 없는 액세스로부터 보호되는 기능 유닛을 클리어한다.
마이크로 프로세서 장치 내부에서 데이터 통신은 권한 없는 액세스가 이루어져서는 안되는 사적 데이터를 포함하기 때문에, 적합한 보호 조치가 필요하다. 장치의 데이터 메모리의 권한 없는 판독 또는 장치 내부의 데이터 통신의 버깅(bugging)은 프로빙에 의해 이루어진다. 상기 프로빙은, 탐침이 상응하는 회로 부분 및 라인에 세팅됨으로써, 동작 중에 처리된 신호 흐름을 와이어태핑(wiretapping)하는 방식으로 이루어진다. 버스 라인의 드라이브는 비교적 큰 기생 용량으로 인해 증가된 회로 전류를 필요로 한다. 버스 액세스는 특성적 전류 프로파일에 의해 외부로부터 알 수 있다. 이것으로부터 회로 내부 동작 단계에 대한 추론이 이루어질 수 있다; 경우에 따라 암호 유닛의 암호를 검출하는 것도 가능하다.
칩 카드용 마이크로 컨트롤러 내의 데이터 메모리의 내용을 권한 없이 판독하는 것을 보호하는 조치는 독일 특허 제 196 42 560호에 공지되어 있다. 데이터 메모리에는 안전에 중요한 데이터가 저장된다. 메모리와 CPU 사이의 데이터 경로에 디코딩 장치가 접속됨으로써, CPU내에서 디코딩된 원래 데이터가 처리될 수 있다. 메모리에 데이터를 다시 기록할 때, 데이터가 다시 엔코딩된다. 한 실시예에서, 상기 엔코딩 및 디코딩 프로세스는 2단계로 이루어진다. 따라서, 각각 하나의 엔코딩 및 디코딩 부분 유닛이 메모리 및 각각의 주변 유닛의 측면에 그리고 CPU의 측면에 배치된다.
버스를 통한 데이터 통신은 실시예에 따라 완전히 디코딩되거나 또는 부분 디코딩된다는 문제가 있다. 버스를 통한 데이터 통신은 프로빙에 의해 비교적 간단히 버깅될 수 있다. 권한 없는 와이어태핑에 대한 효과적인 보호를 위해, 부가의, 예컨대 기계적 조치가 필요할 것이다.
도 1은 마이크로 컨트롤러에 모놀리식으로 집적된 CPU, 메모리 및 부가의 주변 유닛의 개략도.
본 발명의 목적은 칩 내부 프로세스의 버깅에 대한 안전성이 증가된 마이크로 프로세서 장치를 제공하는 것이다.
상기 목적은 본 발명에 따라 마이크로 프로세서 장치가 데이터 버스를 통해 서로 접속된 중앙 처리 장치 및 적어도 하나의 주변 유닛; 상기 주변 유닛에 배치되며 데이터 버스에 접속된 제 1 암호 유닛; 중앙 처리 장치에 배치되며 데이터 버스에 접속된 제 2 암호 유닛; 및 데이터 값을 공급하기 위한 제 1 및 제 2 암호 유닛에 결합된 데이터 값의 시퀀스를 발생시키기 위한 난수 발생기를 포함하고, 상기 제 1 및 제 2 암호 유닛의 암호 동작은 난수 발생기에 의해 발생된 데이터 값에 따라 제어됨으로써 달성된다.
본 발명에서, 마이크로 프로세서 장치의 기능 유닛으로부터 데이터 버스로 출력된 데이터 통신은 엔코딩되고 수신 유닛의 입력에서 다시 디코딩된다. 엔코딩 및 디코딩 동작은 난수 발생기에 의해 제어되므로, 엔코딩/디코딩 프로세스의 각각의 동작 상태는 결정론적으로 예측될 수 없다. 그로 인해, 데이터 버스를 통한 데이터 통신의 안전성이 증가된다. 따라서, 탐침에 의한 와이어태핑으로부터 버스 라인을 보호하기 위한 부가의 기계적 조치가 더 이상 필요 없다. 엔코딩/디코딩 프로세스의 임의 제어에 의해 상응하게 임의의 전류 프로파일이 야기되므로, 버스를 통한 데이터 통신의 버깅이 불가능해진다.
기본적으로, 본 발명은 중앙 처리 장치(CPU)가 버스를 통해, 메모리를 포함하는 주변 유닛과 데이터 및 어드레스를 교환하는 모든 마이크로 프로세서 시스템에 적용될 수 있다. 장치는 개별적으로 구성될 수 있고, 단일 반도체 칩 상에, 소위 마이크로 컨트롤러에 모놀리식으로 집적될 수 있다.
바람직하게는 엔코딩/디코딩의 제어를 위한 난수가 클록 동기로 각각의 유닛에 공급된다. 이것을 위해, 모든 엔코딩/디코딩 유닛을 서로 접속시키는 하나의 클록 라인이 제공된다. 또한, 상기 유닛은 난수가 전달되는 라인을 통해 서로 접속된다. 안전성을 높이기 위해, 후자의 2 라인이 기계적 차폐 조치에 의해 탐침 와이어태핑으로부터 보호되는 것이 바람직하다. 그러나, 버스의 다수의 나머지 데이터 라인의 상응하는 보호는 필요없다.
암호에 대한 난수 값이 버스 및 제어 라인을 통해 암호 유닛으로 전송될 수도 있다. 이 경우, 별도의 라인(5)은 더 이상 필요 없다. 따라서, 데이터 버스 뿐만 아니라 제어 신호, 소위 버스 상태도 엔코딩되어 전송될 수 있다.
엔코딩/디코딩 유닛은 바람직하게는 피드백되는 시프트 레지스터를 포함한다. 상기 시프트 레지스터는 공통 클록 신호 및 직렬 공급되는 난수에 의해 제어된다. 시프트 레지스터의 출력에 제공된 데이터 워드는 버스에 출력되는 또는 버스에 의해 수신되는 데이터 워드와 논리 연산된다. 예컨대 배타적 논리합 연산된다. 시프트 레지스터의 피드백은 바람직하게는 선형이다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1에 도시된 마이크로 컨트롤러는 중앙 처리 장치 또는 CPU(1), 메모리(2) 및 주변 유닛(3)을 포함한다. 주변 유닛(3)은 예컨대 입출력 회로 블록일 수 있다. 마이크로 컨트롤러의 모든 소자는 단 하나의 실리콘 칩 상에 집적된다. CPU(1)는 데이터 제어 및 계산 기능을 한다. 메모리 유닛(2)은 휘발성 또는 비휘발성으로 저장된 데이터를 포함하고 주변 유닛(3)은 그것에 할당된 기능을 한다. 일반적으로 마이크로 컨트롤러는 부가의 기능 유닛을 포함한다. 상기 유닛 사이의 데이터 교환은 데이터 버스(4)을 통해 이루어진다. 데이터 버스는 다수의 라인을 포함하고, 상기 라인 상에서 데이터가 병렬로 전송된다. 또한, 버스는 데이터 전송을 제어하기 위한 제어 라인을 포함한다. 데이터 버스로 향한 유닛(1, 2, 3)의 입출력에는 암호 유닛(11, 21, 31)이 배치된다. 데이터 버스 라인을 통해 각각의 유닛에 입력되거나 또는 출력되는 데이터 스트림은 관련 암호 유닛에 의해 디코딩 또는 엔코딩된다.
예컨대, CPU(1)는 메모리(2)의 데이터 워드를 요구한다. 상기 데이터 워드는 메모리(2)의 상응하는 메모리 셀로부터 판독되어 레지스터(211)에 일시 저장된다. 암호 유닛(21)의 내부 회로에 의해, 데이터 워드는 엔코딩되어 버스(4)에 출력된다. CPU(1)의 암호 유닛(11)은 상기 데이터 워드를 수신하여 디코딩하고 레지스터(111)에 일시 저장한다. 메모리(2)로부터 버스(4)를 통해 CPU(1)로 데이터를 전송하는 동안 디코딩된 데이터만이 주어진다. 유닛(21 또는 11)에서 엔코딩 및 디코딩은 난수에 따라 이루어지고, 상기 난수는 난수 발생기(6)에 의해 제공되며, 상기 난수 발생기(6)의 출력은 하나의 라인(5)을 통해 유닛(21, 11)에 접속된다. 난수의 공급은 2개의 유닛(21, 11)에서, 하나의 라인(7)을 통해 2개의 유닛(21, 11)에 공급된 클록(CLK)에 의해 클록 동기로 이루어진다. 난수 발생기(6)는 (준) 임의의 비트 시퀀스를 발생시키며, 상기 비트 시퀀스는 클록(CLK)과 클록 동기로 암호 유닛(21, 11)에 제공된다.
엔코딩 또는 디코딩의 임의 제어에 의해, 버스(4)를 통해 전송된 데이터 값의, 권한 없는 액세스에 대한 안전성이 증가된다. 송신 또는 수신 유닛에서 엔코딩 및 디코딩 단계가 동일한 시간 간격으로 서로 상보적이면, 동기 제어가 보장된다. 엔코딩의 임의성으로 인해, 실제로 반복되어 전송되는 데이터에도 불구하고 버스에는 상이한 비트 패턴이 나타난다. 버스의 비교적 높은 충전되지 않은 용량성 부하로 인해 외부로부터 비교적 양호하게 측정될 수 있는 칩의 전류 프로파일은 시간 곡선에 상관되지 않고 임의로 나타난다. 따라서, 마이크로 컨트롤러의 특성적 스위칭 상태를 검출하기 위해 판독을 시도할 때 전류 프로파일이 사용될 수 없다.
안전성을 더욱 높이기 위해, 난수 또는 엔코딩/디코딩 클록을 제공하기 위한 라인(5) 및 (7)만이 탐침 와이어태핑 또는 프로빙으로부터 보호되는 것만으로 충분하다. 이것을 위해, 종래의 공지된 조치가 적용될 수 있다. 예컨대, 라인이 부가의 층으로 커버되고, 상기 층의 제거 시 라인이 파괴되어 사용될 수 없게 된다.
총 3개의 엔코딩/디코딩 유닛(11), (21), (31)은 동일한 방식으로 구성된다. 본보기로서 유닛(11)이 상세히 설명된다. CPU(1)의 측면에서 레지스터(111)는 CPU에 의해 수신될 또는 출력될 데이터 워드의 일시 저장을 위해 사용된다. 데이터 버스의 접속부의 측면에서 버스의 각각의 데이터 라인에 논리 연산이 적용된다. 도시된 실시예에서 논리 연산은 배타적 논리합 연산(112), (113), (114), (115)이다. 각각의 배타적 논리합 게이트는 입력 중 하나에 그리고 데이터 버스의 라인 중 하나에 있는 출력에 접속된다. 다른 입력들은 시프트 레지스트(116)의 출력에 각각 접속된다. 시프트 레지스터(116)는 예컨대 선형으로 피드백된다. 시프트 레지스터(116)의 입력은 클록 라인(7) 및 난수를 안내하는 라인(5)에 접속된다. 난수 발생기(6)에 의해 발생된 난수가 라인(5)을 통해 시프트 레지스터(116)에 직렬로 공급된다. 클록 제어는 클록(CLK)에 의해 이루어진다. 시프트 레지스트(116)의 피드백은 그 출력 단자에 매 클록 마다 다른 데이터 워드가 제공되며 상기 데이터 워드가 배타적 논리합 게이트(112,...,115)를 통해 버스(4)로 출력되는 또는 버스(4)에 의해 수신되는 데이터 워드와 논리 연산되게 하기 위해 이루어진다. 스타트 시에 시프트 레지스터는 동일한 값으로 초기화된다. 다른 암호 유닛(21, 31)이 동일한 방식으로 구성되고 그 외부 단자도 상응하게 접속되기 때문에, 버스(4)를 통해 전송된 데이터 워드가 송신 장소 및 수신 장소에서 엔코딩되거나 상응하게 상보적으로 디코딩된다. 엔코딩 또는 디코딩은 서로 대칭이다. 기본적으로, 시프트 레지스터(116)가 피드백되지 않아도 된다. 상기 피드백에 의해 안전성이 높아진다. 상기 피드백에는 원시 다항식에 기초한 선형 피드백이 적합하다. 병렬성에 따라 시프트 레지스터로부터 나온 상응하게 많은 비트로 엔코딩된다. 송신 및 수신측에서 엔코딩/디코딩은 동일한 난수에 의해 클록 동기로 이루어진다. 대칭 엔코딩으로 인해 상기 전송은 중요하지 않다.
난수 및 클록을 제공하기 위한 회로 비용 및 선형 피드백되는 시프트 레지스터, 입출력 레지스터, 및 배타적 논리합 게이트에 대한 회로 비용은 정당하다. 즉 상기 비용으로, 버스를 통해 전송된 데이터 값의 버깅 및 전류 프로파일의 권한 없는 측정에 대한 안전성이 현저히 증가된다.

Claims (8)

  1. 암호화된 데이터 송신의 안전성을 향상시키기 위한 엔코딩 기능을 가진 마이크로 프로세서 장치에 있어서,
    - 버스(4)를 통해 서로 접속된 중앙 처리 장치(1) 및 적어도 하나의 주변 유닛(2, 3),
    - 주변 유닛(2, 3)내에 배치되고 버스(4)에 접속된 제 1 암호 유닛(21, 31)
    - 중앙 처리 장치(1)내에 배치되고 버스(4)에 접속된 제 2 암호 유닛(11), 및
    - 데이터 값을 공급하기 위한 제 1 및 제 2 암호 유닛(21, 31; 11)에 결합된, 난수값 시퀀스를 발생시키기 위한 난수 발생기(6)를 포함하고,
    - 상기 제 1 및 제 2 암호 유닛(21, 31; 11)의 암호 동작이 난수 발생기(6)에 의해 발생된 데이터 값에 따라 제어 가능한 것을 특징으로 하는 마이크로 프로세서 장치.
  2. 제 1항에 있어서,
    클록 신호(CLK)를 공급하기 위한 접속부가 제공되고, 상기 접속부에 의해 제 1 및 제 2 암호 유닛(21, 31; 11)이 클록 동기로 제어될 수 있는 것을 특징으로 하는 마이크로 프로세서 장치.
  3. 제 1항 또는 2항에 있어서,
    상기 제 1 및 제 2 암호 유닛(21, 31; 11)은 동작 중에 엔코딩 장치 및 관련 디코딩 장치로 이루어진 하나의 쌍을 형성하는 것을 특징으로 하는 마이크로 프로세서 장치.
  4. 제 1항 또는 2항에 있어서,
    상기 암호 유닛(11, 21, 31) 중 하나는
    - 상기 난수 발생기(6)에 의해 발생된 데이터 값이 공급될 수 있는, 피드백되는 시프트 레지스터(116), 및
    - 입력측이 신호 경로 및 피드백되는 시프트 레지스터(116)의 출력에 접속되며 출력측이 신호 경로 중 하나에 접속되는 각각 하나의 논리 연산 소자(112, 113, 114, 115)를 가진 다수의 데이터 신호 경로를 포함하는 것을 특징으로 하는 마이크로 프로세서 장치.
  5. 제 4항에 있어서,
    상기 시프트 레지스터(116)가 선형으로 피드백되는 것을 특징으로 하는 마이크로 프로세서 장치.
  6. 제 1항 또는 2항에 있어서,
    상기 중앙 유닛(1) 및 주변 유닛(2, 3)이 집적 회로로서 모놀리식으로 집적되는 것을 특징으로 하는 마이크로 프로세서 장치.
  7. 제 1항 또는 2항에 있어서,
    상기 주변 유닛(2)이 메모리 셀 필드를 포함하는 것을 특징으로 하는 마이크로 프로세서 장치.
  8. 제 1항 또는 2항에 있어서,
    상기 마이크로 프로세서 장치가 이동 데이터 캐리어 내에 배치되는 것을 특징으로 하는 마이크로 프로세서 장치.
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