JP3491422B2

JP3491422B2 - ディジタル信号変換装置及びパラレル線形帰還形シフトレジスタ形成方法

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Publication number: JP3491422B2
Application number: JP00261696A
Authority: JP
Inventors: 雅貴内田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-01-10
Filing date: 1996-01-10
Publication date: 2004-01-26
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Also published as: JPH09190339A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタルの情報
信号を擬似ランダム化し、または擬似ランダム化された
ディジタル信号から情報信号を得るディジタル信号変換
装置及びパラレル線形帰還型シフトレジスタ形成方法に
関するものである。

【０００２】

【従来の技術】一般に、ディジタル信号変換装置として
は、スクランブラー及びデスクランブラーがある。スク
ランブラーは、送信するディジタルの情報信号のタイミ
ングやジッターの抑圧を行うために、この情報信号を擬
似ランダム化して送信する装置である。すなわち、スク
ランブラーは、例えば、（・・・１，１，１，１，０，
０，０，０，０・・・）の情報信号に対して、擬似ラン
ダム信号発生部から（・・・１，１，０，０，０，１，
０，１，０・・・）の擬似ランダム信号を出力し、この
擬似ランダム信号と情報信号との排他的論理和をとった
ディジタル信号（・・・０，０，１，１，０，１，０，
１，０・・・）を送信する。また、デスクランブラー
は、擬似ランダム信号を、受信したディジタル信号に対
して出力し、これらの排他的論理和をとって、情報信号
を得る装置である。このようなディジタル信号変換装置
では、擬似ランダム信号発生部として、ランダムなＭ系
列（最大長周期系列）信号を生成するＭ系列生成回路が
採用されている。

【０００３】従来、この種のディジタル信号変換装置と
しては、例えば、図７に示すようなものがある。図７に
おいて、符号１００がＭ系列生成回路であり、このＭ系
列生成回路１００は、同期化回路１０１からの同期信号
に基づいて、Ｍ系列信号Ｍを生成し、排他的論理和を演
算する加算器２に出力するようになっている。このＭ系
列生成回路１００は、シリアルに１ビットづつ入力する
情報信号Ｓｉｎを擬似ランダム化する線形帰還型のシフ
トレジスタであり、１０段のフリップフロップＦ0〜Ｆ9
で構成されている。

【０００４】具体的には、フリップフロップＦ0 〜Ｆ9
が直列に接続され、かつ、フリップフロップＦ7の出力
側とフリップフロップＦ0の出力側が、排他的論理和を
演算する加算器３に接続され、この加算器３の出力側が
フリップフロップＦ9の入力側に接続されている。とこ
ろで、位相ｐのガロア体（ＧＦ（ｐ）と記す）の要素を
タップ係数とする線形帰還型のシフトレジスタは、図８
に示すように、フリップフロップＦ0〜Ｆn-1と、加算器
３−０〜３−（ｎ−１）と、係数ｈ₀〜ｈ_n-1を有した定
数乗算器１０−０〜１０−（ｎ−１）とで表される。そ
して、この線形帰還型シフトレジスタは、下記(1) 式の
ように、タップ係数を係数とする特性多項式Ｈ（ｘ）を
有し、このＨ（ｘ）が原始既約多項式であるときに、そ
の出力は、「ｐ」の「ｎ」乗から「１」を差し引いた周
期のＭ系列信号となる。

【０００５】

【数９】

【０００６】したがって、図７の線形帰還型シフトレジ
スタでは、ディジタル信号を扱うので、ＧＦ（２）上の
要素をタップ係数とし、定数乗算器１０−ｉ（ｉ＝０〜
ｎ−１）の係数ｈ_iは、結線有りで「１」、結線無しで
「０」となる。この結果、図７の線形帰還型シフトレジ
スタでは、フリップフロップＦ7の出力側とフリップフ
ロップＦ0の出力側とが、それぞれ加算器３と結線状態
に有るので、ｈ₇とｈ₀とだけが「１」となり、原始既約
多項式は、下記(2)式で表される。そして、そのＭ系列
信号の周期は、「２」の「１０」乗から「１」を差し引
いた「１０２３」となる。

【０００７】

【数１０】すなわち、図７において、フリップフロップＦ0〜Ｆ9の
出力側をそれぞれＺ0〜Ｚ9とすると、（Ｚ0，Ｚ1，Ｚ
2，Ｚ3，Ｚ4，Ｚ5，Ｚ6，Ｚ7，Ｚ8，Ｚ9）のＭ系列信号
ＭがＭ系列生成回路１００からシリアルに出力される。
例えば初期値が（ｙ₀，ｙ₁，ｙ₂，ｙ₃，ｙ₄，ｙ₅，
ｙ₆，ｙ₇，ｙ₈，ｙ₉）とすると、このＭ系列信号Ｍは、
この初期値と上記(2)式とに基づいて、図９に示すよう
に、１時刻ごと、シリアルな系列となって出力される。
そして、このＭ系列信号Ｍと、１ビットづつシリアルに
入力する情報信号Ｓinとが、加算器２で演算され、擬似
ランダム化されたディジタル信号Ｓout が送信される。
なお、上記初期値は同期化回路１０１からの同期信号に
よってリセットされるようになっている。

【０００８】

【発明が解決しようとする課題】しかし、上記した従来
のディジタル信号変換装置では、次のような問題があ
る。従来のディジタル信号変換装置では、シリアルな情
報信号に対してしか、擬似ランダム化することができな
いので、情報信号が、複数ビットづつパラレルに送られ
てきた場合には、このパラレルな情報信号を１ビット単
位のシリアルな信号列に変換して、擬似ランダム化しな
ければならない。このため、従来のディジタル信号変換
装置では、情報信号の転送レートと同一周波数の高速な
クロックを生成し、このクロックに基づいて、擬似ラン
ダム化しなければならない。したがって、高速なクロッ
クを生成する複雑な回路構成が強いられ、製品コストが
高くついてしまう。

【０００９】本発明は上述した課題を解決するためにな
されたもので、情報信号の転送レートよりも遅いクロッ
クで擬似ランダム化を行うことができるようにして、製
品コストの低減化と擬似ランダム化動作の速度可変とを
可能にしたディジタル信号変換装置及びパラレル線形帰
還型シフトレジスタ形成方法を提供することを目的とし
ている。

【００１０】

【課題を解決するための手段】上記課題を解決するため
に、請求項１の発明は、各々が所定の多項式に対応した
複数の線形帰還型シフトレジスタを有し、これら複数の
線形帰還型シフトレジスタからクロック信号に同期した
複数ビット単位の擬似ランダム信号を出力する擬似ラン
ダム信号発生部と、上記擬似ランダム信号発生部の複数
の線形帰還型シフトレジスタと対応して設けられ、上記
複数ビット単位の擬似ランダム信号と複数ビットのパラ
レルな情報信号を入力し、これら擬似ランダム信号と情
報信号とを加算して出力する複数の加算部とを具備する
ことを特徴とするディジタル信号変換装置であって、上
記複数の線形帰還型シフトレジスタは、特性多項式が、
ｘを変数とし、ｋ_ｊ，ａ_ｊ，ｂ_ｊ，ｔを整数として、

【００１１】

【数式１１】であり、上記パラレルな情報信号をシリアルに変換した
情報信号として入力する一の線形帰還型シフトレジスタ
と同動作をするものであり、上記複数の線形帰還型シフ
トレジスタの上記多項式Ｈ_０（ｘ）〜Ｈ_ｔ−１（ｘ）
は、

【００１２】

【数１２】なる条件下で、ｂ＞０のとき、

【００１３】

【数１３】に設定され、また、ｂ＝０のとき、

【００１４】

【数１４】に設定されているものである構成とした。

【００１５】請求項２の発明は、請求項１に記載のディ
ジタル信号変換装置において、上記特性多項式Ｈ（ｘ）
を、原始既約多項式とした構成としてある。

【００１６】また、請求項３の発明は、所定のアルゴリ
ズムに基づいて、特性多項式Ｈ（ｘ）が、ｘを変数と
し、ｋ_ｊ，ａ_ｊ，ｂ_ｊ，ｔを整数として、

【００１７】

【数１５】である一の線形帰還型シフトレジスタから、情報信号の
転送レートに対する１／ｔの周波数のクロック信号に同
期して上記一の線形帰還型シフトレジスタと同動作をす
る多項式Ｈ₀（ｘ）〜Ｈ_t-1（ｘ）のパラレルな線形帰還
型シフトレジスタを形成するパラレル線形帰還型シフト
レジスタ形成方法であって、上記アルゴリズムは、

【００１８】

【数１６】なる条件下で、ｂ＞０のとき、

【００１９】

【数１７】なる多項式を生成し、また、ｂ＝０のとき、

【００２０】

【数１８】なる多項式を生成するものである構成とした。

【００２１】請求項４の発明は、請求項３に記載のパラ
レル線形帰還型シフトレジスタ形成方法において、上記
特性多項式Ｈ（ｘ）は、原始既約多項式である構成とし
た。

【００２２】上記請求項１の発明に係るディジタル信号
変換装置によれば、特性多項式Ｈ（ｘ）に対応した一の
線形帰還型シフトレジスタが、１ビットづつのシリアル
な擬似ランダム信号を生成するのに対し、擬似ランダム
信号発生部の複数の線形帰還型シフトレジスタの多項式
Ｈ₀（ｘ）〜Ｈ_t-1（ｘ）が、一の線形帰還型シフトレジ
スタの特性多項式Ｈ（ｘ）と上記特定の関係を有してい
ることから、これら複数の線形帰還型シフトレジスタ
は、情報信号転送レートの１／ｔの周波数のクロック信
号で、複数ビット単位の擬似ランダム信号を生成する。
そして、複数の加算部が、複数の線形帰還型シフトレジ
スタからの複数ビット単位の擬似ランダム信号と複数ビ
ットのパラレルな情報信号を入力し、これら擬似ランダ
ム信号と情報信号とを加算して出力する。

【００２３】上記請求項２の発明によれば、一の線形帰
還型シフトレジスタの特性多項式を原始既約多項式とし
たので、上記複数の線形帰還型シフトレジスタにおい
て、最大長周期系列信号を生成することができる。

【００２４】また、上記請求項３の発明に係るパラレル
線形帰還型シフトレジスタ形成方法によれば、擬似ラン
ダム化すべき情報信号の転送レートの１／ｔの周波数の
クロック信号で一の線形帰還型シフトレジスタと同動作
し且つ複数ビットを同時に生成する線形帰還型シフトレ
ジスタを、所定のアルゴリズムに基づいて、形成するこ
とができる。

【００２５】上記請求項４の発明によれば、特性多項式
が原始既約多項式であるので、最大長周期系列信号を生
成する複数の線形帰還型シフトレジスタを、上記アルゴ
リズムに基づいて、形成することができる。

【００２６】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。なお、以下の実施の形態に
適用されるＭ系列生成回路の線形帰還型シフトレジスタ
は、次のアルゴリズム（以下、「アルゴリズムＡ」とい
う）に基づいて構成されている。すなわち、ｉ段のフリ
ップフロップを備えた線形帰還型シフトレジスタの原始
既約多項式は、下記(3)式で表される。

【００２７】

【数１９】

【００２８】ここで、下記(5)〜(7)式を用いると、上記
多項式Ｈ（ｘ）は下記(4) 式のように表すことができ
る。そこで、データ転送レートの１／ｔ（ｔ≦ｉ）周波
数のクロックで多項式Ｈ（ｘ）と同じ動作をする複数の
多項式Ｈ₀（ｘ）〜Ｈ_t-1（ｘ）を生成することができ
る。

【００２９】

【数２０】

【００３０】

【数２１】具体的には、ｂ＜０のとき、多項式Ｈ₀（ｘ）〜Ｈ
_t-1（ｘ）は、下記式で表される。

【００３１】

【数２２】

【００３２】また、ｂ＝０のときは、多項式Ｈ₀（ｘ）
〜Ｈ_t-1（ｘ）は、下記式で表される。

【００３３】

【数２３】なお、上記Ｈ₀（ｘ）〜Ｈ_t-1（ｘ）において、Ｐ_mは、
下記(8)式で表される。

【００３４】

【数２４】上記(8)式において、下記(9)及び(11)式の条件下で、(1
0)式が成立する。

【００３５】

【数２５】

【００３６】（第１の実施形態）図１は、本発明の第１
の実施形態に係るディジタル信号変換装置を示すブロッ
ク図である。図１に示すように、本実施形態のディジタ
ル信号変換装置は、２ビットづつパラレルに入力する情
報信号Ｓin１，Ｓin２を擬似ランダム化する装置であ
り、Ｍ系列生成回路１（擬似ランダム信号発生部）と、
加算器２−１，２−２（加算部）と、クロック回路４
と、同期化回路５とを具備している。

【００３７】Ｍ系列生成回路１は、第１及び第２の線形
帰還型シフトレジスタ１−１，１−２を有し、これら第
１及び第２の線形帰還型シフトレジスタ１−１，１−２
が関連して図７のＭ系列生成回路１００と同じ動作を行
う回路である。また、第１及び第２の線形帰還型シフト
レジスタ１−１，１−２は、上記アルゴリズムＡに基づ
いて、図７のＭ系列生成回路１００（一の線形帰還型シ
フトレジスタ）の多項式Ｈ（ｘ）を変換した多項式Ｈ₀
（ｘ），Ｈ_１（ｘ）に対応している。

【００３８】すなわち、図７のＭ系列生成回路１００の
Ｈ（ｘ）は、ｔ＝２より、上記(4)式に基づいて下記(1
2)式で示される。

【００３９】

【数２６】

【００４０】この結果、ｂ₀＝０であるから、Ｈ₀（ｘ）
とＨ_１（ｘ）は、下記(13)及び(14)で表される。

【００４１】

【数２７】ここで、上記(8)式より、Ｐ₀，Ｐ₁は、上記(9)〜(11)式
を考慮して、下記(15)及び(16)となる。

【００４２】

【数２８】

【００４３】この結果、これら(15)及び(16)式と上記(1
3)及び(14)式とから、Ｈ₀（ｘ）とＨ_１（ｘ）が下記(1
7)及び(18)式で表される。

【００４４】

【数２９】そして、図８の線形帰還型シフトレジスタの特性から、
これらのＨ₀（ｘ），Ｈ_１（ｘ）に対応した第１及び第
２の線形帰還型シフトレジスタ１−１，１−２が、図１
の破線内のような構造となる。

【００４５】具体的には、変数ｘ_oに対応したｚ₀，
ｚ₂，ｚ₄，ｚ₆，ｚ₈を出力するフリップフロップＦ0，
Ｆ2，Ｆ4，Ｆ6，Ｆ8を直列に接続し、フリップフロップ
Ｆ0の出力側を加算器２−１と加算器３−１とに接続す
ると共に、フリップフロップＦ8の出力側を加算器３−
２に接続し、加算器３−１の出力側をフリップフロップ
Ｆ8の入力側に接続した。これにより、上記(17)式の多
項式Ｈ₀（ｘ）に対応した（ｚ₀，ｚ₂，ｚ₄，ｚ₆，ｚ₈）
の信号Ｍ0を１時刻単位で加算器２−１に出力する第１
の線形帰還型シフトレジスタ１−１を構成している。ま
た、変数ｘ₁に対応したｚ₁，ｚ₃，ｚ₅，ｚ₇，ｚ₉を出力
するフリップフロップＦ1，Ｆ3，Ｆ5，Ｆ7，Ｆ9を直列
に接続し、フリップフロップＦ1の出力側を加算器２−
２と加算器３−２とに接続すると共に、フリップフロッ
プＦ7 の出力側を加算器３−１に接続し、加算器３−２
の出力側をフリップフロップＦ9 の入力側に接続した。
これにより、上記(18)式の多項式Ｈ_１（ｘ）に対応した
（ｚ₁，ｚ₃，ｚ₅，ｚ₇，ｚ₉）の信号Ｍ1を１時刻単位で
加算器２−２に出力する第２の線形帰還型シフトレジス
タ１−２を構成している。

【００４６】クロック回路４は、第１及び第２の線形帰
還型シフトレジスタ１−１，１−２のフリップフロップ
Ｆ0〜Ｆ9に動作クロックＣＬＫを入力する回路である。
なお、Ｍ系列生成回路１が、上記のごとく信号Ｍ0，Ｍ1
を１時刻単位で生成することから、クロックＣＬＫの速
度は、情報信号Ｓin１，Ｓin２の転送レートの１／２で
あり、情報信号Ｓin１，Ｓin２の転送クロックと同一の
周波数である。

【００４７】同期化回路５は、情報信号Ｓin１，Ｓin２
を入力し、情報信号Ｓin１，Ｓin２に基づいて、同期信
号ＳをフリップフロップＦ0 〜Ｆ9 に出力して、初期値
をセットする回路である。

【００４８】次に、本実施形態のディジタル信号変換装
置が示す動作について説明する。図１において、パラレ
ルの情報信号Ｓin１と情報信号Ｓin２とは、それぞれ、
加算器２−１，２−２と同期化回路５とに２ビットづつ
入力し、同期信号Ｓが同期化回路５からＭ系列生成回路
１のフリップフロップＦ0〜Ｆ9に入力して、初期値がセ
ットされる。

【００４９】すると、この初期値に基づいて、第１の線
形帰還型シフトレジスタ１−１において、（ｚ₀，ｚ₂，
ｚ₄，ｚ₆，ｚ₈）の信号Ｍ0が生成され、加算器２−１に
出力される。そして、加算器２−１において、情報信号
Ｓin１とこのＭ系列信号Ｍ0との排他的論理和が演算さ
れ、擬似ランダム化されたディジタル信号Ｓout １が加
算器２−１から出力される。

【００５０】一方、第２の線形帰還型シフトレジスタ１
−２においては、（ｚ₁，ｚ₃，ｚ₅，ｚ₇，ｚ₉）の信号
Ｍ1が生成され、加算器２−２において、情報信号Ｓin
２とこのＭ系列信号Ｍ1との排他的論理和が演算され、
擬似ランダム化されたディジタル信号Ｓout ２が出力さ
れる。

【００５１】つまり、例えば第１の線形帰還型シフトレ
ジスタ１−１のフリップフロップＦ0，Ｆ2，Ｆ4，Ｆ6，
Ｆ8の初期値を（ｙ₀，ｙ₂，ｙ₄，ｙ₆，ｙ₈）とし、第２
の線形帰還型シフトレジスタ１−２のフリップフロップ
Ｆ1，Ｆ3，Ｆ5，Ｆ7，Ｆ9の初期値を（ｙ₁，ｙ₃，ｙ₅，
ｙ₇，ｙ₉）とすると、図２に示すように、Ｍ系列を２ビ
ットごとまとめた系列が、第１及び第２の線形帰還型シ
フトレジスタ１−１，１−２から１時刻ごとパラレルに
出力され、全体として、図７に示したＭ系列生成回路１
００が生成するＭ系列信号Ｍと同一パターンのＭ系列信
号が生成される。

【００５２】すなわち、Ｍ系列生成回路１は、１クロッ
ク当たり２ビットづつＭ系列信号の生成動作を行う。し
たがって、例えば転送レートが１秒当たり１０ビットと
すると、図７に示した従来のディジタル信号変換装置の
Ｍ系列生成回路１００では、情報信号Ｓin１と情報信号
Ｓin２とをシリアルに変換した後、シリアルな１０個の
Ｍ系列信号Ｍを生成して、擬似ランダム化しなければな
らないので、１秒当たり１０回転の周期を持つ転送レー
トと同周期の高速なクロックで処理しなければならな
い。しかし、上記したように本実施形態のディジタル信
号変換装置のＭ系列生成回路１によれば、１クロック当
たり２ビットづつ処理するので、１秒当たり５回転の遅
いクロックで１０個のＭ系列信号を生成することができ
る。

【００５３】以上のように、本実施形態のディジタル信
号変換装置は、情報信号Ｓin１，Ｓin２を、転送レート
の１／２の周期の遅いクロックで擬似ランダム化するこ
とができる。この結果、クロック回路４の回路構成もそ
の分簡略化することができ、製品コストの低減化を図る
ことができる。また、システム全体として遅いクロック
を用いているので、情報信号の転送用クロックの周波数
を上げることで、ディジタル信号変換装置の動作速度を
高速にすることができる。

【００５４】（第２の実施形態）図３は、本発明の第２
の実施形態に係るディジタル信号変換装置を示すブロッ
ク図である。図３に示すように、本実施形態のディジタ
ル信号変換装置は、３ビットづつパラレルに入力する情
報信号Ｓin１，Ｓin２，Ｓin３を擬似ランダム化する装
置であり、このため、Ｍ系列生成回路６の構造が上記第
１の実施形態のＭ系列生成回路１と異なる。

【００５５】このＭ系列生成回路６は、上記アルゴリズ
ムＡにおいて、ｔ＝３として、ｂ₀＞０から導き出され
た下記(19)〜(21)式の多項式Ｈ₀（ｘ），Ｈ_１（ｘ），
Ｈ₂（ｘ）に対応している。

【００５６】

【数３０】

【００５７】すなわち、変数ｘ_oに対応したｚ₀，ｚ₃，
ｚ₆，ｚ₉を出力するフリップフロップＦ0，Ｆ3，Ｆ6，
Ｆ9を直列に接続し、フリップフロップＦ0の出力側を加
算器２−１と加算器３−２とに接続すると共に、フリッ
プフロップＦ9 の出力側を加算器３−１に接続し、加算
器３−１の出力側をフリップフロップＦ9の入力側に接
続した。これにより、上記(19)式の多項式Ｈ₀（ｘ）に
対応した（ｚ₀，ｚ₃，ｚ₆，ｚ₉）の信号Ｍ0を１時刻単
位で加算器２−１に出力する第１の線形帰還型シフトレ
ジスタ６−１を構成している。また、変数ｘ₁に対応し
たｚ₁，ｚ₄，ｚ₇を出力するフリップフロップＦ1，Ｆ
4，Ｆ7を直列に接続し、フリップフロップＦ1の出力側
を加算器２−２と加算器３−３とに接続すると共に、フ
リップフロップＦ7の出力側を加算器３−２に接続し、
加算器３−２の出力側をフリップフロップＦ7 の入力側
に接続した。これにより、上記(20)式の多項式Ｈ１
（ｘ）に対応した（ｚ₁，ｚ₄，ｚ₇）の信号Ｍ1を１時刻
単位で加算器２−２に出力する第２の線形帰還型シフト
レジスタ６−２を構成している。さらに、ｘ₂に対応し
たｚ₂，ｚ₅，ｚ₈を出力するフリップフロップＦ2，Ｆ
5，Ｆ8を直列に接続し、フリップフロップＦ2の出力側
を加算器２−３と加算器３−１とに接続すると共に、フ
リップフロップＦ8の出力側を加算器３−３に接続し、
加算器３−３の出力側をフリップフロップＦ8の入力側
に接続した。これにより、上記(21)式の多項式Ｈ
₂（ｘ）に対応した（ｚ₂，ｚ₅，ｚ₈）の信号Ｍ2を１時
刻単位で加算器２−３に出力する第３の線形帰還型シフ
トレジスタ６−３を構成している。

【００５８】かかる構成により、Ｍ系列生成回路６にお
いて、１クロック当たり３ビットづつ処理し、情報信号
Ｓin１，Ｓin２，Ｓin３を、転送レートの１／３の周期
の遅いクロックで擬似ランダム化することができる。こ
の結果、クロック回路４の回路構成をさらに簡略化する
ことができる。その他の構成，作用効果は上記第１の実
施形態と同様であるので、その記載は省略する。

【００５９】（第３の実施形態）図４は、本発明の第３
の実施形態に係るディジタル信号変換装置を示すブロッ
ク図である。図４に示すように、本実施形態のディジタ
ル信号変換装置は、４ビットづつパラレルに入力する情
報信号Ｓin１〜Ｓin４を擬似ランダム化する装置であ
る。

【００６０】このＭ系列生成回路７は、上記アルゴリズ
ムＡにおいて、ｔ＝４として、ｂ₀＞０から導き出され
た下記(22)〜(25)式の多項式Ｈ₀（ｘ），Ｈ_１（ｘ），
Ｈ₂（ｘ），Ｈ₃（ｘ）に対応している。

【００６１】

【数３１】

【００６２】すなわち、図４に示すように、変数ｘ_oに
対応したフリップフロップＦ0，Ｆ4，Ｆ8と加算器３−
１とで、上記(22)式の多項式Ｈ₀（ｘ）に対応した信号
Ｍ0を１時刻単位で加算器２−１に出力する第１の線形
帰還型シフトレジスタ７−１を構成している。また、変
数ｘ₁に対応したフリップフロップＦ1，Ｆ5，Ｆ9と加算
器３−２とで、上記(23)式の多項式Ｈ_１（ｘ）に対応し
た信号Ｍ1を１時刻単位で加算器２−２に出力する第２
の線形帰還型シフトレジスタ７−２を構成している。ま
た、ｘ₂に対応したフリップフロップＦ2，Ｆ6と加算器
３−３とで、上記(24)式の多項式Ｈ₂（ｘ）に対応した
信号Ｍ2を１時刻単位で加算器２−３に出力する第３の
線形帰還型シフトレジスタ７−３を構成している。さら
に、ｘ₃に対応したフリップフロップＦ3，Ｆ7と加算器
３−４とで、上記(25)式の多項式Ｈ₃（ｘ）に対応した
信号Ｍ3を１時刻単位で加算器２−４に出力する第４の
線形帰還型シフトレジスタ７−４を構成している。

【００６３】かかる構成により、Ｍ系列生成回路７にお
いて、１クロック当たり４ビットづつ処理し、情報信号
Ｓin１〜Ｓin４を、転送レートの１／４の周期の遅いク
ロックで擬似ランダム化することができる。その他の構
成，作用効果は上記第１及び第２の実施形態と同様であ
るので、その記載は省略する。

【００６４】（第４の実施形態）図５は、本発明の第４
の実施形態に係るディジタル信号変換装置を示すブロッ
ク図である。図５に示すように、本実施形態のディジタ
ル信号変換装置は、５ビットづつパラレルに入力する情
報信号Ｓin１〜Ｓin５を擬似ランダム化する装置であ
る。

【００６５】このＭ系列生成回路８は、上記アルゴリズ
ムＡにおいて、ｔ＝５として、ｂ₀＝０から導き出され
た下記(26)〜(30)式の多項式Ｈ₀（ｘ），Ｈ_１（ｘ），
Ｈ₂（ｘ），Ｈ₃（ｘ），Ｈ₄（ｘ）に対応している。

【００６６】

【数３２】

【００６７】すなわち、図５に示すように、フリップフ
ロップＦ0，Ｆ5と加算器３−１とで、上記多項式Ｈ
₀（ｘ）に対応した信号Ｍ0を１時刻単位で加算器２−１
に出力する第１の線形帰還型シフトレジスタ８−１を構
成し、フリップフロップＦ1，Ｆ6と加算器３−２とで、
上記多項式Ｈ_１（ｘ）に対応した信号Ｍ1を１時刻単位
で加算器２−２に出力する第２の線形帰還型シフトレジ
スタ８−２を構成し、フリップフロップＦ2，Ｆ7と加算
器３−３とで、上記多項式Ｈ₂（ｘ）に対応した信号Ｍ2
を１時刻単位で加算器２−３に出力する第３の線形帰還
型シフトレジスタ８−３を構成し、フリップフロップＦ
3，Ｆ8と加算器３−４とで、上記多項式Ｈ₃（ｘ）に対
応した信号Ｍ3を１時刻単位で加算器２−４に出力する
第４の線形帰還型シフトレジスタ８−４を構成し、さら
に、フリップフロップＦ4，Ｆ9と加算器３−５とで、上
記多項式Ｈ₄（ｘ）に対応した信号Ｍ4を１時刻単位で加
算器２−５に出力する第５の線形帰還型シフトレジスタ
８−５を構成している。

【００６８】かかる構成により、Ｍ系列生成回路８にお
いて、情報信号Ｓin１〜Ｓin５を、転送レートの１／５
の周期の遅いクロックで擬似ランダム化することができ
る。その他の構成，作用効果は上記第１ないし第３の実
施形態と同様であるので、その記載は省略する。

【００６９】（第５の実施形態）図６は、本発明の第５
の実施形態に係るディジタル信号変換装置を示すブロッ
ク図である。なお、本図では、フリップフロップへの同
期信号Ｓの記載は省略してある。図６に示すように、本
実施形態のディジタル信号変換装置は、８ビットづつパ
ラレルに入力する情報信号Ｓin１〜Ｓin８を擬似ランダ
ム化する装置である。

【００７０】このＭ系列生成回路９は、上記アルゴリズ
ムＡにおいて、ｔ＝８として、ｂ₀＞０から導き出され
た下記(31)〜(38)式の多項式Ｈ₀（ｘ）〜Ｈ₇（ｘ）に対
応している。

【００７１】

【数３３】

【００７２】すなわち、図６に示すように、フリップフ
ロップＦ0，Ｆ8と加算器３−１とで、信号Ｍ0を加算器
２−１に出力する第１の線形帰還型シフトレジスタ９−
１を構成し、フリップフロップＦ1，Ｆ9と加算器３−２
とで、信号Ｍ1を加算器２−２に出力する第２の線形帰
還型シフトレジスタ９−２を構成し、以下、１つのフリ
ップフロップ（Ｆ2〜Ｆ7）と加算器（３−３〜３−８）
とで、信号Ｍ2〜Ｍ7を加算器２−３〜２−８にそれぞれ
出力する第３ないし第８の線形帰還型シフトレジスタ９
−３〜９−８を構成した。

【００７３】かかる構成により、Ｍ系列生成回路９にお
いて、情報信号Ｓin１〜Ｓin８を、転送レートの１／８
の周期の非常に遅いクロックで擬似ランダム化すること
ができる。その他の構成，作用効果は上記第１ないし第
４の実施形態と同様であるので、その記載は省略する。

【００７４】なお、本発明は、上記実施形態に限定され
るものではなく、発明の要旨の範囲内において種々の変
形や変更が可能である。例えば、上記実施形態では、Ｇ
Ｆ（２）上の要素をタップ係数とする線形帰還型のシフ
トレジスタにおける原始既約多項式を適用した形態を示
したが、一般的な位相ｐのガロア体ＧＦ（ｐ）上で係数
をもつ原始既約多項式をも適用することができることは
勿論である。また、上記実施形態では、特性多項式に原
始既約多項式を用いたが、本発明では、原始既約多項式
以外の任意の実係数をもつ特性多項式にも適用すること
ができる。さらに、類似ランダム信号発生部として、同
期化回路５からの同期信号Ｓで初期値がリセットされる
リセット型のＭ系列生成回路１，６〜９を用いたが、自
己同期型のＭ系列生成回路を用いても同様の作用効果を
達成することは勿論である。

【発明の効果】以上詳しく説明したように、本発明のデ
ィジタル信号変換装置によれば、擬似ランダム信号発生
部における複数の線形帰還型シフトレジスタが、情報信
号の転送レートの１／ｔという遅い周波数のクロック信
号に同期して、複数ビット単位に区切られた擬似ランダ
ム信号を生成することができる。したがって、１ビット
づつのシリアルな擬似ランダム信号を生成する上記一の
線形帰還型シフトレジスタのように、転送レートと同じ
高速なクロック信号を生成する必要がなく、その分装置
の構造を簡略化することができ、この結果、製品コスト
の低減化を図ることができるという優れた効果がある。
さらに、システムのクロック周波数が低いため、装置の
動作速度の高速化を図ることができるという効果もあ
る。

【００７５】また、本発明のパラレル線形帰還型シフト
レジスタ形成方法によれば、所定のアルゴリズムに基づ
いて、情報信号の転送レートの１／ｔという遅い周波数
のクロック信号で動作をする複数のパラレルな線形帰還
型シフトレジスタを形成することができるので、この方
法で形成した複数の線形帰還型シフトレジスタをスクラ
ンブラやデスクランブラ等のディジタル信号変換装置に
適用すれば、安価で高速化可能なディジタル信号変換装
置を製造することができるという優れた効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るディジタル信号変
換装置を示すブロック図である。

【図２】図１のディジタル信号変換装置に適用されたＭ
系列生成回路によるＭ系列信号の生成状態を示す表図で
ある。

【図３】本発明の第２の実施例に係るディジタル信号変
換装置を示すブロック図である。

【図４】本発明の第３の実施例に係るディジタル信号変
換装置を示すブロック図である。

【図５】本発明の第４の実施例に係るディジタル信号変
換装置を示すブロック図である。

【図６】本発明の第５の実施例に係るディジタル信号変
換装置を示すブロック図である。

【図７】従来例に係るディジタル信号変換装置を示すブ
ロック図である。

【図８】線形帰還型シフトレジスタを示す回路図であ
る。

【図９】図７のディジタル信号変換装置に適用されたＭ
系列生成回路によるＭ系列信号の生成状態を示す表図で
ある。

【符号の説明】

１，６〜９Ｍ系列生成回路１−１第１の線形帰還型シフトレジスタ１−２第２の線形帰還型シフトレジスタ２−１〜２−８加算器３−１〜３−８加算器４クロック回路５同期化回路Ｆ0〜Ｆ9フリップフロップＭ0，Ｍ1線形帰還型シフトレジスタの出力信号Ｓin１，Ｓin２情報信号

Claims

(57)【特許請求の範囲】

【請求項１】各々が所定の多項式に対応した複数の線
形帰還型シフトレジスタを有し、これら複数の線形帰還
型シフトレジスタからクロック信号に同期した複数ビッ
ト単位の擬似ランダム信号を出力する擬似ランダム信号
発生部と、上記擬似ランダム信号発生部の複数の線形帰
還型シフトレジスタと対応して設けられ、上記複数ビッ
ト単位の擬似ランダム信号と複数ビットのパラレルな情
報信号を入力し、これら擬似ランダム信号と情報信号と
を加算して出力する複数の加算部と、を具備することを
特徴とするディジタル信号変換装置であって、上記複数
の線形帰還型シフトレジスタは、特性多項式が、ｘを変
数とし、ｋ_ｊ，ａ_ｊ，ｂ_ｊ，ｔを整数として、【数１】であり、上記パラレルな情報信号をシリアルに変換した
情報信号として入力する一の線形帰還型シフトレジスタ
と同動作をするものであり、上記複数の線形帰還型シフ
トレジスタの上記多項式Ｈ_０（ｘ）〜Ｈ_ｔ−１（ｘ）
は、【数２】なる条件下で、ｂ＞０のとき、【数３】に設定され、また、ｂ＝０のとき、【数４】に設定されているものである、ことを特徴とするディジ
タル信号変換装置。
【請求項２】請求項１に記載のディジタル信号変換装
置において、上記特性多項式Ｈ（ｘ）を、原始既約多項式とした、ことを特徴とするディジタル信
号変換装置。
【請求項３】所定のアルゴリズムに基づいて、特性多
項式Ｈ（ｘ）が、ｘを変数とし、ｋ_ｊ，ａ_ｊ，ｂ_ｊ，ｔ
を整数として、【数５】である一の線形帰還型シフトレジスタから、情報信号の
転送レートに対する１／ｔの周波数のクロック信号に同
期して上記一の線形帰還型シフトレジスタと同動作をす
る多項式Ｈ０（ｘ）〜Ｈ_ｔ−１（ｘ）のパラレルな線形
帰還型シフトレジスタを形成するパラレル線形帰還型シ
フトレジスタ形成方法であって、上記アルゴリズムは、【数６】なる条件下で、ｂ＞０のとき、【数７】なる多項式を生成し、また、ｂ＝０のとき、【数８】なる多項式を生成するものである、ことを特徴とするパ
ラレル線形帰還型シフトレジスタ形成方法。
【請求項４】請求項３に記載のパラレル線形帰還型シ
フトレジスタ形成方法において、上記特性多項式Ｈ
（ｘ）は、原始既約多項式である、ことを特徴とするパ
ラレル線形帰還型シフトレジスタ形成方法。