JP5267038B2 - 線形帰還シフト演算装置、通信装置、マイクロプロセッサ、及び線形帰還シフト演算装置におけるデータ出力方法 - Google Patents

線形帰還シフト演算装置、通信装置、マイクロプロセッサ、及び線形帰還シフト演算装置におけるデータ出力方法 Download PDF

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Description

本発明は、線形帰還シフト演算装置、通信装置、マイクロプロセッサ、及び線形帰還シフト演算装置におけるデータ出力方法に関する。
従来から、携帯電話等の通信装置は種々の信号処理を行うために線形帰還シフト演算装置を備える。例えば線形帰還シフト演算装置は、送信信号のジッタ等を抑圧するために送信信号を擬似ランダム化するスクランブラーとして用いられる。この種の従来技術として以下に示す特許文献がある。
特開２００５‐１０１７５３号公報 特開平９‐１９０３３９号公報
しかし、特許文献１の図１９（Ｂ）や特許文献２の図３等に示すように、１クロックで複数ビットを並列処理する線形帰還シフト演算装置は、帰還線が次段に接続され、演算を行うために前段の結果を用いている。そのため、遅延が累積し、全ビットを出力するには大きな遅延が生じる。
そこで、一目的は、遅延の少ない線形帰還シフト演算装置、通信装置、マイクロプロセッサ、及び線形帰還シフト演算装置におけるデータ出力方法を提供することにある。
一態様によれば、入力データが入力され、出力データを出力する線形帰還シフト演算装置において、入力された係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）のうち係数ｐ０〜ｐＮ−２から、
で示されるｑ値ｑ０〜ｑＮ−２を生成するＬ生成部と、前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される前記出力データｂ０〜ｂＮ−１を演算して前記出力データとして出力する行列演算部とを備える。
また、他の態様によれば、通信装置において、送信情報から伝送フレームを生成する伝送フレーム組立部と、前記伝送フレームに含まれる入力データａ−Ｎ〜ａ−１（Ｎは２以上の自然数）と、入力された係数ｐ−１〜ｐＮ−１とから、出力データｂ０〜ｂＮ−１を出力する線形帰還シフト演算部と、前記出力データｂ０〜ｂＮ−１を含む前記伝送フレームを変調する変調部とを備え、前記線形帰還シフト演算部は、前記係数ｐ−１〜ｐＮ−１のうち係数ｐ０〜ｐＮ−２から、
で示されるｑ値ｑ０〜ｑＮ−２を生成するＬ生成部と、前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される前記出力データｂ０〜ｂＮ−１を演算し出力する行列演算部とを含む。
さらに、他の態様によれば、通信装置において、受信データを復調して伝送フレームを出力する復調部と、前記伝送フレームに含まれる入力データａ−Ｎ〜ａ−１（Ｎは２以上の自然数）と、入力された係数ｐ−１〜ｐＮ−１とから、出力データｂ０〜ｂＮ−１を出力する線形帰還シフト演算部と、前記出力データｂ０〜ｂＮ−１を含む前記伝送フレームから受信情報を出力する伝送フレーム解体部とを備え、前記線形帰還シフト演算部は、前記係数ｐ−１〜ｐＮ−１のうち係数ｐ０〜ｐＮ−２から、
で示されるｑ値ｑ０〜ｑＮ−２を生成するＬ生成部と、前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される前記出力データｂ０〜ｂＮ−１を演算し出力する行列演算部とを含む。
さらに、他の態様によれば、マイクロプロセッサにおいて、入力された係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）のうち係数ｐ０〜ｐＮ−２から、
で示されるｑ値ｑ０〜ｑＮ−２を生成するＬ生成部と、前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される出力データｂ０〜ｂＮ−１を演算して出力する行列演算部とを備える。
さらに、他の態様によれば、マイクロプロセッサにおいて、入力された係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）のうち係数ｐ０〜ｐＮ−２に対して、
で示されるｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１とを外部記憶装置から読み出して、前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される前記出力データｂ０〜ｂＮ−１を演算して前記出力データとして出力する出力する行列演算部を備える。
さらに、他の態様によれば、線形帰還シフト演算装置におけるデータ出力方法において、 入力された係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）のうち係数ｐ０〜ｐＮ−２から、
で示されるｑ値ｑ０〜ｑＮ−２を前記線形帰還シフト演算装置のＬ生成部で生成し、生成された前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される前記出力データｂ０〜ｂＮ−１を前記線形帰還シフト演算装置の行列演算部により演算して出力する。
遅延の少ない通信装置におけるデータ伝送方法、通信装置、線形帰還シフト演算装置、及びマイクロプロセッサを提供することができる。
以下、図面を参照して実施するための最良の形態を説明する。
図１はディジタル情報送受信装置（又は通信装置）１の構成例を示す図である。ディジタル情報送受信装置１は、伝送フレーム組立部１０、線形帰還シフト演算装置２０、伝送路変調部３０、ＣＰＵ４０、制御レジスタ４５、フレームパラメータ選択回路５０、変換特性多項式係数選択回路５５、変復調パラメータ選択回路６０、伝送路復調部６５、及び伝送フレーム解体部７５を備える。
伝送フレーム組立部１０は、フレームパラメータ選択回路５０からのフレームパラメータに基づいて、ディジタル送信情報を通信方式（ＣＤＭＡ方式や、ＷｉＭＡＸ方式、ＩＥＥＥ８０２．１１ａ/ｂなどの無線ＬＡＮ方式など）に応じたフレームに変換して出力する。
線形帰還シフト演算装置２０は、変換特性多項式係数選択回路５５からの特性多項式係数に基づいて、伝送フレームに含まれるデータをスクランブル変換した符号化データを出力する。特性多項式係数も通信方式に応じて種々の値を取り得る。線形帰還シフト演算装置２０は、ディジタルデータ変換装置でもある。
尚、線形帰還シフト演算装置２０は、スクランブル変換以外にも、データのＣＲＣ符号を生成あるいは検査したり、ＣＤＭＡ方式による拡散符号を生成したりする場合でも実施できる。本実施例ではスクランブル変換の例で説明する。
伝送路変調部３０は、変復調パラメータ選択回路６０からの変調パラメータに基づいて、スクランブル変換後の伝送フレームの各データを変調する。変調パラメータも通信方式に応じて異なる値を取り得る。変調後の伝送フレームは伝送路に出力される。
ＣＰＵ４０は、通信方式等を示す制御データを出力する。
制御レジスタ４５はＣＰＵ４０からの制御データを保持し、フレームパラメータ選択回路５０や、変換特性多項式係数選択回路５５、変復調パラメータ選択回路６０に出力する。
フレームパラメータ選択回路５０は、ＣＰＵ４０からの制御データに基づいて、通信方式に応じたフレームパラメータを選択し、当該フレームパラメータを伝送フレーム組立部１０に出力する。
変換特性多項式係数選択回路５５は、ＣＰＵ４０からの制御データに基づいて、通信方式に応じた特性多項式係数を選択し、線形帰還シフト演算装置２０に出力する。
変復調パラメータ選択回路６０は、ＣＰＵ４０からの制御データに基づいて、通信方式に応じた変調パラメータや復調パラメータを選択し、それぞれ伝送路変調部３０や伝送路復調部６５に出力する。
フレームパラメータ選択回路４０、変換特性多項式係数選択回路５５、変復調パラメータ選択回路６０はそれぞれメモリでもよく、フレームパラメータや特性多項式係数、変復調パラメータが記憶される。
伝送路復調部６５は、復調パラメータに基づいて伝送路からの伝送フレームに含まれるデータを復調する。
受信側の線形帰還シフト演算装置（スクランブル逆変換）２０は、送信側の線形帰還シフト演算装置２０と同一の構成である。受信側の線形帰還シフト演算装置２０に入力される入力データは、復調されたデータであり、出力データは伝送フレーム解体部７５へと出力されるデータである。スクランブル変換を２回行うことで元の入力データ（ディジタル送信情報）に逆変換される。
伝送フレーム解体部７５は、スクランブル逆変換されたデータを含む伝送フレームからディジタル受信情報を抽出する。
本ディジタル送受信装置１は複数の通信方式に対応した通信を行うことができる。
また、本ディジタル送受信装置１において、線形帰還シフト演算装置２０は、伝送フレーム組立部１０から出力される伝送フレームに含まれるデータの一部を演算するようにしてもよい。例えば、線形帰還シフト演算装置２０は、伝送フレームの一部を、スクランブル変換後のデータで置き換えるようにしてもよい。
さらに、線形帰還シフト演算装置２０は、伝送フレームに含まれるデータの一部を演算し、演算後のデータを伝送フレームに挿入するようにしてもよい。
受信側の線形帰還シフト演算装置２０についても、復調された伝送フレームの一部を演算し、演算後のデータでその伝送フレームの一部を置き換えてもよい。
図２は線形帰還シフト演算装置２０の構成例を示す図である。線形帰還シフト演算装置２０は、Ｌ生成装置２１０、ｐｑ値記憶素子２２０、行列演算装置２３０、及び出力記憶素子２４０を備える。
Ｌ生成装置２１０は、変換特性多項式係数選択回路５５から特性多項式係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）が入力され、このうち特性多項式係数ｐ０〜ｐＮ−２を用いてｑ値ｑ０〜ｑＮ−２を出力する。Ｌ生成装置２１０は、線形帰還シフト演算装置２０で実行される計算のうち特性多項式係数のみによって計算可能な特定の部分を括り出したものである。その詳細は後述する。
ｐｑ値記憶素子２２０は、変換特性多項式係数選択回路５５からの特性多項式係数ｐ−１〜ｐＮ−１と、Ｌ生成装置２１０からのｑ値ｑ０〜ｑＮ−２とを記憶する。
行列演算装置２３０は、入力データａ−Ｎ〜ａ−１と、ｐｑ値記憶素子２２０からの出力値（ｑ値ｑ０〜ｑＮ−２と、特性多項式係数ｐ−１〜ｐＮ−１）と、出力記憶素子２４０からの出力値ａ０〜ａＮ−１とから、出力データｂ０〜ｂＮ−１を計算し、スクランブル変換値として出力する。また、行列演算装置２３０は、出力データｂ０〜ｂＮ−１を出力記憶素子２４０に記憶させ、入力データａ０〜ａＮ−１が行列演算装置２３０に入力される毎に出力記憶素子２４０に記憶された出力データｂ０〜ｂＮ−１を読み出して入力データａ−Ｎ〜ａ−１とする。行列演算装置２３０の詳細は後述する。
出力記憶素子２４０は、出力データｂ０〜ｂＮ−１を保持する。
図３はＬ生成装置２１０の構成例を示す図である。Ｌ生成装置２１０は複数の乗算器２１１と加算器２１２とを備える。ただし、この乗算および加算は、それぞれガロア素体ＧＦ（２）における乗算および加算であり、それぞれ論理積演算器および排他的論理和演算器によって実現される演算である。Ｌ生成装置２１０においては、例えば、特性多項式係数の最初の係数ｐ０はそのままｑ０として出力され、係数ｐ０とｑ値ｑ０とが乗算器２１１で乗算され、その値と次の係数ｐ１とが加算器２１２で加算され、その値が次のビットのｑ値ｑ１として出力される。Ｌ生成装置２１０は、この計算を順次繰り返した構成となっている。このＬ生成装置２１０の出力値ｑｋ（０≦ｋ≦Ｎ−２、Ｎは２以上の自然数）は、
として表すことができる。ただし、Ｎは２以上の自然数である。Ｌ生成装置２１０は数１９と等価な回路である。ｑ値等の詳細は後述する。
図４は、行列演算装置２３０の構成例を示す図である。行列演算装置２３０は、Ｌ生成装置２１０からのｑ値ｑ０〜ｑＮ−２、特性多項式係数ｐ−１〜ｐＮ−１、入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１に対して、複数の乗算器２３１と複数の加算器２３２により演算を行い、出力データｂ０〜ｂＮ−１を出力する。ただし、この乗算および加算は、それぞれガロア素体ＧＦ（２）における乗算および加算であり、それぞれ論理積演算器および排他的論理和演算器によって実現される演算である。行列演算装置２３０においては、例えば、入力データａ−１と特性多項式係数ｐ−１とが乗算器２３１で乗算される。出力記憶素子２４０からの出力値ａＮ−１と特性多項式係数ｐＮ−１とが乗算器で乗算される。これら２つの乗算値が加算器２３２で加算される。行列演算装置２３０は、このような計算を繰り返して出力データｂ０〜ｂＮ−１を出力する。行列演算装置２３０の出力値ｂ０〜ｂＮ−１は、
で表すことができる。
ただし、Ｌ、ＵはそれぞれＮ次正方行列であって、
である。図４に示す行列演算装置２３０は、数２０と等価な回路である。
図５は線形帰還シフト演算装置２０の処理の例を示すフローチャートである。処理が開始されると（Ｓ１０）、Ｌ生成装置２１０は特性多項式係数ｐ−１〜ｐＮ−１を変換特性多項式係数選択回路５５から取得し、ｑ値ｑ０〜ｑＮ−２を出力する（Ｓ１１）。
次いで、行列演算装置２３０は出力データｂ０〜ｂＮ−１を演算し出力する（Ｓ１２，Ｓ１３）。すなわち、行列演算装置２３０は、入力データの先頭Ｎ個ａ−Ｎ〜ａ−１と、出力記憶素子２４０からの出力値ａ０〜ａＮ−１（初期値は０）とに基づいて、出力データｂ０〜ｂＮ−１を演算し、出力する（Ｓ１２）。さらに、入力データａ−Ｎ〜ａ−１が入力されると、行列演算装置２３０は出力記憶素子２４０から、Ｓ１２の処理により得た出力データｂ０〜ｂＮ−１を入力データａ０〜ａＮ−１として演算を行う（Ｓ１３）。
次いで、行列演算装置２３０は入力データａ−Ｎ〜ａ−１が入力されるのであれば（Ｓ１４でＹｅｓ）、Ｓ１３の処理を行い、入力データが入力されないのであれば（Ｓ１４でＮｏ）、処理を終了する（Ｓ１５）。行列演算装置２３０は、入力データａ−Ｎ〜ａ−１をスクランブル変換したデータを出力データｂ０〜ｂＮ−１として出力する。
次にＬ生成装置２１０と行列演算装置２３０の構成及び数式の詳細を説明する。図６及び図７は８ビット入力（Ｎ＝８）の線形帰還シフト演算装置２５の構成例を示す図である。図６に示す線形帰還シフト演算装置２５は、図２に示す線形帰還シフト演算装置２０と等価である。線形帰還シフト演算装置２５からＬ生成装置２１０や行列演算装置２３０等を取り出したものが、図２に示す線形帰還シフト演算装置２０となる。なお、図７に示す線形帰還シフト演算装置２５は、図６に示す線形帰還シフト演算装置２５を一段ずつスライドさせた構成例を示す。
線形帰還シフト演算装置２５は、任意の値の線形多項式係数ｐ−１〜ｐＮ−１が与えられることで、任意のタップ位置をアクティブにさせることができる。そして、線形帰還シフト演算装置２５は、各段の組み合わせ回路部分がカスケード接続され、１クロックで複数ビット（図６の例ではＮ＝８）の出力を並列に計算できる。このような線形帰還シフト演算装置２５に入力データａ０〜ａＮ−１を与えると、図２に示す線形帰還シフト演算装置２０と同様に、入力データａ０〜ａＮ−１に対して擬似ランダム化された出力データｂ０〜ｂＮ−１が出力される。
この線形帰還シフト演算装置２５の出力データｂ０〜ｂＮ−１は、
と表すことができる。線形帰還シフト演算装置２５はこの数２２と等価な回路である。
ここで、線形帰還シフト演算装置２５は、帰還線が接続された回路部分とそうでない回路部分の２つに分けることができる。図８は、図６等に示す線形帰還シフト演算装置２５を２つの回路部分に分けた構成例を示す図である。
同図に示すように線形帰還シフト演算装置２５は、第１の回路２６と第２の回路２７に分離できる。第１の回路２６は入力値を用いてそのまま計算できる回路部分である。第２の回路２７は帰還線が接続され前段の出力を用いて計算する回路部分である。
ここで、中間変数ｃ［０］〜ｃ［７］を導入する。中間変数ｃ［０］〜ｐ［７］は入力値が定まると得られる値である。この中間変数ｃ［０］〜ｃ［７］を用いて、出力値ｂ［０］〜ｂ［７］は表現できる。すなわち、
と表現できる。例えば、ｂ［５］＝ｐ［１］ｂ［７］＋ｐ［０］ｂ［６］＋ｃ［５］となる。この数２３は、出力値ｂ［０］〜ｂ［７］に関する漸化式を行列で表現したものである。この行列は、
と表すことができる。ただし、ＯＮはＮ次零行列、ＩＮはＮ次単位行列、Ｔｐは対角成分が全て「０」のＮ次正方行列である。
数２３において、まず、最初の代入によりｂ［７］が求まり、次の代入でｂ［６］が求まる。すなわち、数２３の行例式において、８回代入を繰り返すことで数２３の右辺に現れるｂ[]を消すことができる。したがって、数２４の行列のＮ乗を求めることで中間変数ｃ［］で表現された各出力値ｂ［０］〜ｂ［Ｎ−１］を得ることができる。
数２４の行列のＮ乗は、
となる。ここで、Ｔｐは対角成分が全て「０」のＮ次正方下三角行列であるため、
となる。
したがって、
が求まれば、出力値ｂ［］を中間変数ｃ［］から求めることができる。
ここで、数２７の両辺に左から（ＩＮ−ＴＰ）を掛けると、
左辺＝（ＩＮ−ＴＰ）ＬＰ
右辺＝ＩＮ−ＴＰ Ｎ＝ＩＮ
となる。ここで右辺の変形は数２６に依っている。この両辺が等しいことから、
となる。すなわち、Ｌｐは（ＩＮ−ＴＰ）の逆行列である。行列（ＩＮ−ＴＰ）は、
である。ここで、Ｌｐは対角成分が全て「１」の下三角Ｔｏｅｐｌｉｔｚ行列であることを仮定してみる。ここで、Ｔｏｅｐｌｉｔｚ行列とは斜めに同じ要素が並ぶ行列の総称である。この仮定は、数２９で示される（ＩＮ−ＴＰ）が対角成分が全て「１」の下三角Ｔｏｅｐｌｉｔｚ行列であり、一般に対角成分が全て「１」の下三角Ｔｏｅｐｌｉｔｚ行列は、対角成分が全て「１」の下三角Ｔｏｅｐｌｉｔｚ行列である逆行列を持つという性質を背景としている。この仮定により、行列Ｌｐを
と表す。数２８からＬｐ（ＩＮ−ＴＰ）＝ＩＮであることから、Ｌｐ（ＩＮ−ＴＰ）の第１列とＩＮの第１列とを比較することにより、行列Ｌｐの各成分ｑ［］は、
を満足することが必要となる、逆に数３１を満足するｑ［］によって数３０のとおり定義されるＬｐと、数２９が表す行列の積を計算するとＩＮとなることから、Ｌｐ（ＩＮ−ＴＰ）＝ＩＮとなり、すなわち数２８は矛盾なく成立する。以上より、Ｌｐが求まった。
一方で、数２７および数２５より、ｂ［］＝Ｌｐｃ［］である。従って、行列Ｌｐが求まっていれば、ｂ［］はｃ［］の値から行列演算により求めることができる。
数３１の各成分を数式で表現したものが数１９であり、数３１を回路で表現したものがＬ生成装置２１０である。この数３１や数３０は、前述のように、線形帰還シフト演算装置２５の第２の回路２７を変数ｃ［］で表現できるように式変形等により求めたものである。従って、帰還線が次段に接続される回路構成の第２の回路２７はＬ生成装置２１０が出力する値（ｑ［］）によって定まる行列Ｌｐと変数ｃ［］からなるベクトルとの積によって置き換えることができる。
一方、図８において中間変数ｃ［］を得るための（第１の回路２６と等価である）行列演算式は、
と表すことができる。ここで行列Ｕｐは、
である。
以上まとめると、演算帰還シフト演算装置２５の出力値ｂは、Ｕｐ，Ｌｐ，ｐ［−１］，ａ［］，ａ’［］を用いて、
と表すことができる。この数３４は、上述した数２０と等価である。
このように、図２に示す線形帰還シフト演算装置２０は、図６に示す線形帰還シフト演算装置２５から帰還線により帰還する回路部分（第２の回路２７）を、行列Ｌｐを算出するＬ生成装置２１０と、行列Ｌｐと変数ｃ［］からなるベクトルとの積を行う回路部分とに分離している。
次にこのように構成した線形帰還シフト演算装置２０のシミュレーション結果について説明する。図９〜図１２はシミュレーション結果の例を示す図である。
このうち、図９は線形帰還シフト演算装置２５（図６）による場合で、入力データａが入力される毎に多項式係数ｐが変化する場合のシミュレーション結果の例である。縦軸は時間、横軸は線形帰還シフト演算装置２５の各段を示す。図９に示すように、線形帰還シフト演算装置２５において、演算を開始した時刻を「０」とすると、最終段から出力が得られるまでに「７７」の時間を要する結果が得られた。
図１０は、線形帰還シフト演算装置２０（図２）による場合で、入力データａが入力される毎に多項式係数ｐが変化する場合のシミュレーション結果の例である。同図に示すように、最終段から出力が得られるまでに「５４」の時間を要し、帰還線をカスケード接続した線形帰還シフト演算装置２５と比較して遅延時間が少ない。
図１１は、線形帰還シフト演算装置２５による場合で、かつ演算に先立って多項式係数ｐが予め定まっている場合のシミュレーション結果の例である。この場合でも、線形帰還シフト演算装置２５は演算開始から出力が得られるまで「７７」の時間を要する結果を得た。多項式係数ｐが入力データａの入力毎に変化する場合でも変化しない場合でも、帰還線がカスケード接続された線形帰還シフト演算装置２５は遅延時間が変わらない。
図１２は、線形帰還シフト演算装置２０による場合で、かつ演算に先立って特性多項式係数ｐが予め定まっている場合のシミュレーション結果の例である。この場合、線形帰還シフト演算装置２０は演算開始から出力が得られるまでに「４４」の時間を要する結果を得た。応用においては、特性多項式係数ｐが変化する頻度が演算の頻度に比べて小さい場合が多く、したがって、演算に先立って特性多項式係数ｐが予め定まっている期間が長い場合が多い。このような場合に、線形帰還シフト演算装置２５による場合は遅延の改善がないが、線形帰還シフト演算装置２０（図２）による場合は、Ｌ生成装置２１０の処理遅延の影響がなくなることにより、遅延時間が改善される。
以上のシミュレーション結果から、Ｌ生成装置２１０と行列演算装置２３０とを備える線形帰還シフト演算装置２０は、帰還線をカスケード接続した線形帰還シフト演算装置２５よりも遅延時間が小さく、かつ演算に先立って多項式係数ｐが予め定まっている場合（図１２）には、その遅延時間が更に小さくなる。
次に、線形帰還シフト演算装置２０の他の構成例を説明する。図１３〜図１５はその構成例を示す図であり、線形帰還シフト演算装置２０をマイクロプロセッサにより構成した例である。線形帰還シフト演算装置２０は、マイクロプロセッサにより専用命令化を図ることができる。
図１３に示すように、マイクロプロセッサ２５０は、行列演算装置２３０と、命令フェッチ２５１と、プログラムカウンタ２５２と、命令デコード２５３と、即値生成部２５４と、ビット列連接部２５６と、レジスタファイル２５７と、機能ユニット２５８とを備える。このうち、即値生成部２５４と、行列演算装置２３０、レジスタファイル２５７、及び機能ユニット２５８は互いにｓ１バス、及びｓ２バスに接続される。また、ビット列連接部２５６と、レジスタファイル２５７、及び機能ユニット２５８は互いにｄバスに接続される。
マイクロプロセッサ２５０は、メモリ装置２７０と接続される。メモリ装置２７０は、Ｌ生成装置２１０で行われる演算（数１９）の結果（ｑ値）と特性多項式係数ｐ値とを記憶する。ｑ値は予め演算により求められ、その値がメモリ装置２７０に記憶される。メモリ装置２７０はマイクロプロセッサ２５０の外部記憶装置でもある。
次にマイクロプロセッサ２５０の動作例を説明する。例えば、命令「ＬＵＯＰ ｄ，ｓ１，ｓ２」が入力された場合で説明する。本命令は、オペランド「ｓ１」により表されるレジスタの値（ｐ−１〜ｐＮ−１，ｑ０〜ｑＮ−２）と、オペランド「ｓ２」により表されるレジスタの値（ａ−Ｎ〜ａ−１，ａ０〜ａＮ−１）とから出力ｂ０〜ｂＮ−１を計算し、その値の上位にＮビットの「０」を連接した値をオペランド「ｄ」により表されるレジスタに書き込むことを示す。
かかる命令は、命令フェッチ２５１、命令デコード２５３、即値生成部２５４等を介し、機能ユニット２５８に入力される。機能ユニット２５８はデータアドレスを参照し、メモリ装置２７０から必要な値を読み出す。読み出された値はｄバスを介してレジスタファイル２５７に記憶される。
行列演算装置２３０は、レジスタファイル２５７から、ｓ１バスを介して特性多項式係数ｐ値ｐ−１〜ｐＮ−１とｑ値ｑ０〜ｑＮ−２とを読み出し、ｓ２バスを介して入力値ａ（入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１）を読み出す。そして、行列演算装置２３０は、前述の例（図２）と同様に出力値ｂ０〜ｂＮ−１を出力する。ｄバスでは２Ｎビット（ｐｑ値、入力値ａともに２Ｎビット）のデータが扱われるため（メモリ２７０に記憶しやすくするため）、行列演算装置２３０の出力値ｂ０〜ｂＮ−１に対して、ビット列連接部２５６はＮビットの「０」を上位ビットに連接してｄバスに出力する。ｄバスに出力された値は、レジスタファイル２５７に記憶される。
このようにしてレジスタファイルに記憶された出力値は、レジスタの値をメモリに格納するストア命令が後に発行されることにより、機能ユニット２５８を介してメモリ装置２７０に出力される。メモリ装置２７０には、上述の例と同様に入力値に対してスクランブル変換された出力値が記憶される。
図１４は、線形帰還シフト演算装置２０の他の構成例である。マイクロプロセッサ２５０は、さらに、行列演算装置２３０と、ｐ−１値生成部２６１と、ビット列連接部２６２と、ｐｑレジスタ２６３とを備える。
ｐ−１値生成部２６１は、命令デコード２５３によりデコードされた命令に応じてｐ値のうちｐ−１（＝０または１）を生成し、ビット列連接部２６２に出力する。
ビット列連接部２６２は、Ｌ生成装置２１０の出力（ｑ値）と、入力（特性多項式係数ｐ値）と、ｐ−１値とを連接してｐｑレジスタ２６３に出力する。
ｐｑレジスタ２６３は、ｐｑ値（ｐ−１〜ｐＮ−１、ｑ０〜ｑＮ−１）を保持する。
次に動作について説明する。３つの命令例で動作を説明する。１つ目の命令は「ＧＥＮＬ０ ｓ１」である。この命令は、オペランド「ｓ１」により表されるレジスタの値（ｐ０〜ｐＮ−１）とし、ｑ値ｑ０〜ｑＮ−１を計算し、このｑ値と、ｐ−１値（＝０）、及びレジスタの値ｐ−０〜ｐＮ−１とを連接し、その連接値をｐｑレジスタ２６３に書き込む命令である。
入力されたデータ（入力データａと特性多項式係数ｐを含む）は、機能ユニット２５８、ｄバス、レジスタファイル２５７に書き込まれる。Ｌ生成装置２１０は、ｓ１バスを介してレジスタファイル２５７からｐ値ｐ０〜ｐＮ−１を読み出し、ｑ値ｑ０〜ｑＮ−１を出力する。ビット列連接部２５６は、Ｌ生成装置２１０の出力ｑ０〜ｑＮ−１と、ｐ値ｐ０〜ｐＮ−１と、ｐ−１値（＝０）とを連接してｐｑレジスタ２６３に書き込む。
２つ目の命令例は、「ＧＥＮＬ１ ｓ１」である。この命令は、ｐ−１値（＝１）が異なるだけで命令「ＧＥＮＬ０ ｓ１」と同様である。
３つ目の命令例は、「ＬＵＯＰ ｄ，ｓ１，ｓ２」である。動作を説明すると、行列演算装置２３０は、ｓ１バスを介してレジスタファイル２５７から入力データａ０〜ａＮ−１を読み出し、ｓ２バスを介してレジスタファイル２５７から入力データａ−Ｎ〜ａ−１を読み出し、ｐｑレジスタ２６３からｐｑ値（ｑ０〜ｑＮ−１、ｐ−１〜ｐＮ−１）を読み出して、出力ｂ０〜ｂＮ−１を計算し、ｄバスを介してレジスタファイル２５７に書き込む。レジスタファイル２５７に書き込まれた出力ｂ０〜ｂＮ−１は、機能ユニット２５８を介して外部に出力される。データ出力はデータ入力に対してスクランブル変換されたデータとなる。
図１５は、線形帰還シフト演算装置２０の他の構成例を示す。前述の例と同様にマイクロプロセッサ２５０は、Ｌ生成装置２１０と行列演算装置２３０とを備え、Ｌ生成装置２１０と行列演算装置２３０の出力側にそれぞれビット列連接部２６２，２５６を備える。
２つの命令例で動作を説明する。１つ目の命令例は「ＧＥＮＬ ｄ、ｓ１」である。Ｌ生成装置２１０は、「ｓ１」が表す値（ｐ値ｐ−１〜ｐＮ−１）を、レジスタファイル２５７からｓ１バスを介して読み出し、ｑ値ｑ０〜ｑＮ−２を計算する。ビット列連接部２６２は、このｑ値ｑ０〜ｑＮ−２と、ｐ値ｐ−１〜ｐＮ−１とを連接し、「ｄ」により表されたレジスタファイル２５７にｄバスを介して書き込む。
２つ目の命令例は、「ＬＵＯＰ ｄ，ｓ１，ｓ２」である。行列演算装置２３０は、「ｓ１」により表された値（入力データａ―Ｎ〜ａ−１，ａ０〜ａＮ−１）を、ｓ１バスを介してレジスタファイル２５７から読み出し、「ｓ２」により表された値（ｐ値ｐ−１〜ｐＮ−１、ｑ値ｑ０〜ｑＮ−２）を、ｓ２バスを介してレジスタファイル２５７から読み出し、出力ｂ０〜ｂＮ−１を計算する。ビット列連接部２５６は、出力ｂ０〜ｂＮ−１の上位にＮビットの「０」を連接し、ｄバスを介してレジスタファイル２５７に書き込む。
レジスタファイル２５７に書き込まれた出力データは入力データに対してスクランブル変換されたデータとなり、レジスタの値をメモリに格納するストア命令などが後に発行されることにより、機能ユニット２５８を介して外部に出力される。
上述した例において、ディジタル送受信装置１は、送信側（伝送フレーム組立部１０〜変復調パラメータ選択回路６０）及び受信側（ＣＰＵ４０〜伝送フレーム解体部７５）の双方を含む例で説明した。ディジタル送受信装置１は送信側あるいは受信側だけでも実施可能である。
以上まとめると付記のようになる。
（付記１）
入力データが入力され、出力データを出力する線形帰還シフト演算装置において、
入力された係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）のうち係数ｐ０〜ｐＮ−２から、
で示されるｑ値ｑ０〜ｑＮ−２を生成するＬ生成部と、
前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される前記出力データｂ０〜ｂＮ−１を演算して前記出力データとして出力する行列演算部と
を備えることを特徴とする線形帰還シフト演算装置。
（付記２）
前記Ｌ生成部は、メモリに記憶された前記係数ｐ−１〜ｐＮ−１を読み出すことで、前記係数ｐ−１〜ｐＮ−１が入力されることを特徴とする付記１記載の線形帰還シフト演算装置。
（付記３）
前記係数ｐ−１〜ｐＮ−１は、前記出力データを送信するための通信方式に応じた値であることを特徴とする付記１記載の線形帰還シフト演算装置。
（付記４）
前記入力データは送信情報から組み立てられた伝送フレームに含まれるデータであり、前記出力データを含む伝送フレームは変調後に伝送路を介して送信されることを特徴とする付記１記載の線形帰還シフト演算装置。
（付記５）
前記入力データは伝送路を介して受信した受信データを復調して得られる伝送フレームに含まれるデータであり、前記出力データを含む伝送フレームから受信情報が得られることを特徴とする付記１記載の線形帰還シフト演算装置。
（付記６）
通信装置において、
送信情報から伝送フレームを組み立てる伝送フレーム組立部と、
前記伝送フレームに含まれる入力データａ−Ｎ〜ａ−１（Ｎは２以上の自然数）と、入力された係数ｐ−１〜ｐＮ−１とから、出力データｂ０〜ｂＮ−１を出力する線形帰還シフト演算部と、
前記出力データｂ０〜ｂＮ−１を含む前記伝送フレームを変調する変調部とを備え、
前記線形帰還シフト演算部は、前記係数ｐ−１〜ｐＮ−１のうち係数ｐ０〜ｐＮ−２から、
で示されるｑ値ｑ０〜ｑＮ−２を生成するＬ生成部と、
前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される前記出力データｂ０〜ｂＮ−１を演算し出力する行列演算部とを含むことを特徴とする通信装置。
（付記７）
通信装置において、
受信データを復調して伝送フレームを出力する復調部と、
前記伝送フレームに含まれる入力データａ−Ｎ〜ａ−１（Ｎは２以上の自然数）と、入力された係数ｐ−１〜ｐＮ−１とから、出力データｂ０〜ｂＮ−１を出力する線形帰還シフト演算部と、
前記出力データｂ０〜ｂＮ−１を含む伝送フレームから受信情報を出力する伝送フレーム解体部とを備え、
前記線形帰還シフト演算部は、前記係数ｐ−１〜ｐＮ−１のうち係数ｐ０〜ｐＮ−２から、
で示されるｑ値ｑ０〜ｑＮ−２を生成するＬ生成部と、
前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される前記出力データｂ０〜ｂＮ−１を演算し出力する行列演算部とを含むことを特徴とする通信装置。
（付記８）
マイクロプロセッサにおいて、
入力された係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）のうち係数ｐ０〜ｐＮ−２から、
で示されるｑ値ｑ０〜ｑＮ−２を生成するＬ生成部と、
前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される出力データｂ０〜ｂＮ−１を演算して出力する行列演算部と
を備えることを特徴とするマイクロプロセッサ。
（付記９）
マイクロプロセッサにおいて、
入力された係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）のうち係数ｐ０〜ｐＮ−２に対して、
で示されるｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１とを外部記憶装置から読み出して、前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される前記出力データｂ０〜ｂＮ−１を演算して前記出力データとして出力する行列演算部を備えること特徴とするマイクロプロセッサ。
（付記１０）
線形帰還シフト演算装置におけるデータ出力方法において、
入力された係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）のうち係数ｐ０〜ｐＮ−２から、
で示されるｑ値ｑ０〜ｑＮ−２を前記線形帰還シフト演算装置のＬ生成部で生成し、
生成された前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される前記出力データｂ０〜ｂＮ−１を前記線形帰還シフト演算装置の行列演算部により演算して出力する、
ことを特徴とするデータ出力方法。
（付記１１）
線形帰還シフト演算装置を含む通信装置におけるデータ送信方法において、
送信情報から伝送フレームを組み立て、
前記伝送フレームに含まれる入力データａ−Ｎ〜ａ−１（Ｎは２以上の自然数）と、入力された係数ｐ−１〜ｐＮ−１とから、前記線形帰還シフト演算装置により出力データｂ０〜ｂＮ−１を出力し、
前記出力データｂ０〜ｂＮ−１を含む前記伝送フレームを変調し、
前記出力ステップは、前記係数ｐ−１〜ｐＮ−１のうち係数ｐ０〜ｐＮ−２から、
で示されるｑ値ｑ０〜ｑＮ−２を前記線形帰還シフト演算装置に含まれるＬ生成部により生成し、
前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される前記出力データｂ０〜ｂＮ−１を前記線形帰還シフト演算装置に含まれる行列演算部により演算し出力することを特徴とするデータ送信方法。
（付記１２）
線形帰還シフト演算装置を含む通信装置におけるデータ受信方法において、
受信データを復調して伝送フレームを出力し、
前記伝送フレームに含まれる入力データａ−Ｎ〜ａ−１（Ｎは２以上の自然数）と、入力された係数ｐ−１〜ｐＮ−１とから、前記線形帰還シフト演算装置により出力データｂ０〜ｂＮ−１を出力し、
前記出力データｂ０〜ｂＮ−１を含む伝送フレームから受信情報を出力し、
前記出力ステップは、前記係数ｐ−１〜ｐＮ−１のうち係数ｐ０〜ｐＮ−２から、
で示されるｑ値ｑ０〜ｑＮ−２を前記線形帰還シフト演算装置に含まれるＬ生成部により生成し、
前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
及び
により示される前記出力データｂ０〜ｂＮ−１を前記線形帰還シフト演算装置に含まれる行列演算部により演算し出力することを特徴とするデータ受信方法。
図１はディジタル情報送受信装置（通信装置）の構成例を示す図である。 図２は線形帰還シフト演算装置の構成例を示す図である。 図３はＬ生成装置の構成例を示す図である。 図４は行列演算装置の構成例を示す図である。 図５は線形帰還シフト演算装置の処理の例を示すフローチャートである。 図６は線形帰還シフト演算装置の他の構成例を示す図である。 図７は線形帰還シフト演算装置の他の構成例を示す図である。 図８は線形帰還シフト演算装置の他の構成例を示す図である。 図９はシミュレーション結果の例を示す図である。 図１０はシミュレーション結果の例を示す図である。 図１１はシミュレーション結果の例を示す図である。 図１２はシミュレーション結果の例を示す図である。 図１３は線形帰還シフト演算装置の他の構成例を示す図である。 図１４は線形帰還シフト演算装置の他の構成例を示す図である。 図１５は線形帰還シフト演算装置の他の構成例を示す図である。
符号の説明
１ ディジタル情報送受信装置（通信装置）、 １０ 伝送フレーム組立部、 ２０，２５ 線形帰還シフト演算装置、 ２６ 第１の回路、 ２７ 第２の回路、 ３０ 伝送路変調部、 ４０ ＣＰＵ、 ５０ フレームパラメータ選択回路、 ５５ 変換特性多項式係数選択回路、 ６０ 変復調パラメータ選択回路、 ６５ 伝送路復調部、 ７５ 伝送フレーム解体部、 ２１０ Ｌ生成装置、 ２１１ 乗算器、 ２１２ 加算器、 ２２０ ｐｑ値記憶素子、 ２３０ 行列演算装置、 ２３１ 乗算器、 ２３２ 加算器、 ２４０ 出力記憶素子、 ２５６ ビット列連接部、 ２５７ レジスタファイル、 ２５８ 機能ユニット、 ２６１ ｐ−１値生成部、 ２６２ ビット列連接部、 ２６３ ｐｑレジスタ、 ２７０ メモリ装置

Claims (10)

  1. 入力データが入力され、出力データを出力する線形帰還シフト演算装置において、
    入力された係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）のうち係数ｐ０〜ｐＮ−２から、
    で示されるｑ値ｑ０〜ｑＮ−２を生成するＬ生成部と、
    前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
    及び
    により示される前記出力データｂ０〜ｂＮ−１を演算して前記出力データとして出力する行列演算部と
    を備えることを特徴とする線形帰還シフト演算装置。
  2. 前記Ｌ生成部は、メモリに記憶された前記係数ｐ−１〜ｐＮ−１を読み出すことで、前記係数ｐ−１〜ｐＮ−１が入力されることを特徴とする請求項１記載の線形帰還シフト演算装置。
  3. 前記係数ｐ−１〜ｐＮ−１は、前記出力データを送信するための通信方式に応じた値であることを特徴とする請求項１記載の線形帰還シフト演算装置。
  4. 前記入力データは送信情報から組み立てられた伝送フレームに含まれるデータであり、前記出力データを含む伝送フレームは変調後に伝送路を介して送信されることを特徴とする請求項１記載の線形帰還シフト演算装置。
  5. 前記入力データは伝送路を介して受信した受信データを復調して得られる伝送フレームに含まれるデータであり、前記出力データを含む伝送フレームから受信情報が得られることを特徴とする請求項１記載の線形帰還シフト演算装置。
  6. 通信装置において、
    送信情報から伝送フレームを組み立てる伝送フレーム組立部と、
    前記伝送フレームに含まれる入力データａ−Ｎ〜ａ−１（Ｎは２以上の自然数）と、入力された係数ｐ−１〜ｐＮ−１とから、出力データｂ０〜ｂＮ−１を出力する線形帰還シフト演算部と、
    前記出力データｂ０〜ｂＮ−１を含む前記伝送フレームを変調する変調部とを備え、
    前記線形帰還シフト演算部は、前記係数ｐ−１〜ｐＮ−１のうち係数ｐ０〜ｐＮ−２から、
    で示されるｑ値ｑ０〜ｑＮ−２を生成するＬ生成部と、
    前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
    及び
    により示される前記出力データｂ０〜ｂＮ−１を演算し出力する行列演算部とを含むことを特徴とする通信装置。
  7. 通信装置において、
    受信データを復調して伝送フレームを出力する復調部と、
    前記伝送フレームに含まれる入力データａ−Ｎ〜ａ−１（Ｎは２以上の自然数）と、入力された係数ｐ−１〜ｐＮ−１とから、出力データｂ０〜ｂＮ−１を出力する線形帰還シフト演算部と、
    前記出力データｂ０〜ｂＮ−１を含む伝送フレームから受信情報を出力する伝送フレーム解体部とを備え、
    前記線形帰還シフト演算部は、前記係数ｐ−１〜ｐＮ−１のうち係数ｐ０〜ｐＮ−２から、
    で示されるｑ値ｑ０〜ｑＮ−２を生成するＬ生成部と、
    前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
    及び
    により示される前記出力データｂ０〜ｂＮ−１を演算し出力する行列演算部とを含むことを特徴とする通信装置。
  8. マイクロプロセッサにおいて、
    入力された係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）のうち係数ｐ０〜ｐＮ−２から、
    で示されるｑ値ｑ０〜ｑＮ−２を生成するＬ生成部と、
    前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
    及び
    により示される出力データｂ０〜ｂＮ−１を演算して出力する行列演算部と
    を備えることを特徴とするマイクロプロセッサ。
  9. マイクロプロセッサにおいて、
    入力された係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）のうち係数ｐ０〜ｐＮ−２に対して、
    で示されるｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１とを外部記憶装置から読み出して、前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
    及び
    により示される前記出力データｂ０〜ｂＮ−１を演算して前記出力データとして出力する行列演算部を備えること特徴とするマイクロプロセッサ。
  10. 線形帰還シフト演算装置におけるデータ出力方法において、
    入力された係数ｐ−１〜ｐＮ−１（Ｎは２以上の自然数）のうち係数ｐ０〜ｐＮ−２から、
    で示されるｑ値ｑ０〜ｑＮ−２を前記線形帰還シフト演算装置のＬ生成部で生成し、
    生成された前記ｑ値ｑ０〜ｑＮ−２と、前記係数ｐ−１〜ｐＮ−１と、前記入力データａ−Ｎ〜ａ−１，ａ０〜ａＮ−１とから、
    及び
    により示される前記出力データｂ０〜ｂＮ−１を前記線形帰還シフト演算装置の行列演算部により演算して出力する、
    ことを特徴とするデータ出力方法。
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