JPH1041830A - 誤り訂正符号化回路とそれを用いた変調装置 - Google Patents
誤り訂正符号化回路とそれを用いた変調装置Info
- Publication number
- JPH1041830A JPH1041830A JP8212188A JP21218896A JPH1041830A JP H1041830 A JPH1041830 A JP H1041830A JP 8212188 A JP8212188 A JP 8212188A JP 21218896 A JP21218896 A JP 21218896A JP H1041830 A JPH1041830 A JP H1041830A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- error correction
- parallel
- input
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/32—Carrier systems characterised by combinations of two or more of the types covered by groups H04L27/02, H04L27/10, H04L27/18 or H04L27/26
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
- H04L1/0057—Block codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/25—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM]
- H03M13/251—Error detection or forward error correction by signal space coding, i.e. adding redundancy in the signal constellation, e.g. Trellis Coded Modulation [TCM] with block coding
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0041—Arrangements at the transmitter end
- H04L1/0043—Realisations of complexity reduction techniques, e.g. use of look-up tables
- H04L1/0044—Realisations of complexity reduction techniques, e.g. use of look-up tables specially adapted for power saving
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/38—Synchronous or start-stop systems, e.g. for Baudot code
- H04L25/40—Transmitting circuits; Receiving circuits
- H04L25/49—Transmitting circuits; Receiving circuits using code conversion at the transmitter; using predistortion; using insertion of idle bits for obtaining a desired frequency spectrum; using three or more amplitude levels ; Baseband coding techniques specific to data transmission systems
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/03—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words
- H03M13/05—Error detection or forward error correction by redundancy in data representation, i.e. code words containing more digits than the source words using block codes, i.e. a predetermined number of check bits joined to a predetermined number of information bits
- H03M13/13—Linear codes
- H03M13/15—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes
- H03M13/151—Cyclic codes, i.e. cyclic shifts of codewords produce other codewords, e.g. codes defined by a generator polynomial, Bose-Chaudhuri-Hocquenghem [BCH] codes using error location or error correction polynomials
- H03M13/152—Bose-Chaudhuri-Hocquenghem [BCH] codes
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Probability & Statistics with Applications (AREA)
- Theoretical Computer Science (AREA)
- Algebra (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Pure & Applied Mathematics (AREA)
- Spectroscopy & Molecular Physics (AREA)
- Error Detection And Correction (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【課題】 消費電力の削減を可能にする誤り訂正符号化
回路を提供する。 【解決手段】 誤り訂正符号化回路において、生成多項
式を具現化するシフトレジスタと排他的論理和回路とか
ら成る誤り訂正符号化回路のシフトレジスタによる複数
ビット（Ｎビット）入力後の演算結果を、パラレルに入
力する複数ビット（Ｎビット）D(4n)〜D(4n+3)を基に、
１／Ｎ発のクロック118で一度に算出する論理回路105を
設け、複数ビットの誤り訂正符号を１発のクロックで算
出できるように構成している。パラレル処理で誤り訂正
符号が得られるため、演算速度の低速化が可能となり、
消費電力を減らすことができる。
回路を提供する。 【解決手段】 誤り訂正符号化回路において、生成多項
式を具現化するシフトレジスタと排他的論理和回路とか
ら成る誤り訂正符号化回路のシフトレジスタによる複数
ビット（Ｎビット）入力後の演算結果を、パラレルに入
力する複数ビット（Ｎビット）D(4n)〜D(4n+3)を基に、
１／Ｎ発のクロック118で一度に算出する論理回路105を
設け、複数ビットの誤り訂正符号を１発のクロックで算
出できるように構成している。パラレル処理で誤り訂正
符号が得られるため、演算速度の低速化が可能となり、
消費電力を減らすことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル移動通
信の送信装置などに使用される誤り訂正符号化回路及び
それを用いた変調装置に関し、特に、誤り訂正符号化や
変調処理における消費電力の削減を可能にするものであ
る。
信の送信装置などに使用される誤り訂正符号化回路及び
それを用いた変調装置に関し、特に、誤り訂正符号化や
変調処理における消費電力の削減を可能にするものであ
る。
【０００２】
【従来の技術】ディジタル通信では、送信側で、伝送す
る情報ビット系列に誤り検出・訂正用の検査ビットを冗
長ビットとして付加することにより、受信側において、
受信した情報ビットの誤り検出や訂正が可能になる。誤
り訂正符号化回路については、今井秀樹著「符号理論」
コロナ社、pp.115−118、に詳しく説明されている。
る情報ビット系列に誤り検出・訂正用の検査ビットを冗
長ビットとして付加することにより、受信側において、
受信した情報ビットの誤り検出や訂正が可能になる。誤
り訂正符号化回路については、今井秀樹著「符号理論」
コロナ社、pp.115−118、に詳しく説明されている。
【０００３】例えば、生成多項式として Ｇ(ｘ)＝ｘ4＋ｘ＋１ （数１） を用いる従来の誤り訂正符号化回路は、図１６に示すよ
うに、情報ビット系列が入力する入力端子501と、情報
ビットを係数とする多項式を生成多項式Ｇ（ｘ）で割り
算したときの剰余を算出する割り算回路と、情報ビット
に続いて割り算回路で算出された剰余が出力されるよう
に接続を切換えるスイッチ502と、情報ビット系列に前
記剰余を付加したブロック符号を出力する出力端子517
とで構成される。
うに、情報ビット系列が入力する入力端子501と、情報
ビットを係数とする多項式を生成多項式Ｇ（ｘ）で割り
算したときの剰余を算出する割り算回路と、情報ビット
に続いて割り算回路で算出された剰余が出力されるよう
に接続を切換えるスイッチ502と、情報ビット系列に前
記剰余を付加したブロック符号を出力する出力端子517
とで構成される。
【０００４】割り算回路は、Ｄ−フリップフロップ（Ｆ
Ｆ）０（507）、ＤＦＦ１（511）、ＤＦＦ２（513）、
ＤＦＦ３（515）から成るシフトレジスタと、ＤＦＦ３
（515）の出力と入力情報ビットとの排他的論理和を出
力する加算回路503と、加算回路503の出力とＤＦＦ０
（507）の出力との排他的論理和を出力する加算回路509
と、スイッチ502が入力端子側に接続しているときオン
になり、スイッチ502が割り算回路側に接続していると
きオフになるスイッチ505とを備えている。
Ｆ）０（507）、ＤＦＦ１（511）、ＤＦＦ２（513）、
ＤＦＦ３（515）から成るシフトレジスタと、ＤＦＦ３
（515）の出力と入力情報ビットとの排他的論理和を出
力する加算回路503と、加算回路503の出力とＤＦＦ０
（507）の出力との排他的論理和を出力する加算回路509
と、スイッチ502が入力端子側に接続しているときオン
になり、スイッチ502が割り算回路側に接続していると
きオフになるスイッチ505とを備えている。
【０００５】この誤り訂正符号化回路では、情報ビット
が入力端子501に入力している間は、スイッチ502が入力
端子501側に接続し、入力ビット信号は、そのまま出力
端子517から出力される。このとき、スイッチ505が閉
じ、ＤＦＦ507、511、513、515及び加算回路503、509で
入力ビット列に対する割り算が同時に行ななわれる。
が入力端子501に入力している間は、スイッチ502が入力
端子501側に接続し、入力ビット信号は、そのまま出力
端子517から出力される。このとき、スイッチ505が閉
じ、ＤＦＦ507、511、513、515及び加算回路503、509で
入力ビット列に対する割り算が同時に行ななわれる。
【０００６】入力信号が無くなると、スイッチ502は割
り算回路側に接続し、スイッチ505が開く。そして、ク
ロック入力とともにＤＦＦ３（515）、ＤＦＦ２（51
3）、ＤＦＦ１（511）、ＤＦＦ０（507）に保持されて
いるデータ、即ち、情報ビットを係数とする多項式を生
成多項式Ｇ（ｘ）で割り算して得られる剰余多項式の係
数、が順番に出力端子517に出力される。
り算回路側に接続し、スイッチ505が開く。そして、ク
ロック入力とともにＤＦＦ３（515）、ＤＦＦ２（51
3）、ＤＦＦ１（511）、ＤＦＦ０（507）に保持されて
いるデータ、即ち、情報ビットを係数とする多項式を生
成多項式Ｇ（ｘ）で割り算して得られる剰余多項式の係
数、が順番に出力端子517に出力される。
【０００７】こうして出力端子517からは、情報ビット
と検査ビットとから成るブロック符号が出力される。受
信側では、受信したビット列を生成多項式Ｇ（ｘ）で割
り算し、割り切れない場合に誤りが含まれていることを
検出する。
と検査ビットとから成るブロック符号が出力される。受
信側では、受信したビット列を生成多項式Ｇ（ｘ）で割
り算し、割り切れない場合に誤りが含まれていることを
検出する。
【０００８】
【発明が解決しようとする課題】しかし、従来の誤り訂
正符号化回路では、情報ビットが１ビット入力するごと
に、あるいは１クロックが入力するごとに新たな演算を
行なう必要があるため、信号の速さが増加するに連れて
演算に要する消費電力が増大するという問題点を有して
いる。
正符号化回路では、情報ビットが１ビット入力するごと
に、あるいは１クロックが入力するごとに新たな演算を
行なう必要があるため、信号の速さが増加するに連れて
演算に要する消費電力が増大するという問題点を有して
いる。
【０００９】本発明は、こうした従来の問題点を解決す
るものであり、消費電力の削減を可能にし、また、同じ
電力を消費するのであれば、従来の回路に比べて高速演
算を可能にする誤り訂正符号化回路を提供し、また、こ
の誤り訂正符号化回路を用いて、低い消費電力で変調処
理が可能な、あるいは、同じ電力を消費するのであれ
ば、高速動作が可能な変調装置を提供することを目的と
している。
るものであり、消費電力の削減を可能にし、また、同じ
電力を消費するのであれば、従来の回路に比べて高速演
算を可能にする誤り訂正符号化回路を提供し、また、こ
の誤り訂正符号化回路を用いて、低い消費電力で変調処
理が可能な、あるいは、同じ電力を消費するのであれ
ば、高速動作が可能な変調装置を提供することを目的と
している。
【００１０】
【課題を解決するための手段】そこで、本発明の誤り訂
正符号化回路では、従来のシフトレジスタと排他的論理
和回路とから成る誤り訂正符号化回路のシフトレジスタ
による複数ビット（Ｎビット）入力後の演算結果を、パ
ラレルに入力する複数ビット（Ｎビット）を基に、１／
Ｎ発のクロックで一度に算出する論理回路を設けてい
る。
正符号化回路では、従来のシフトレジスタと排他的論理
和回路とから成る誤り訂正符号化回路のシフトレジスタ
による複数ビット（Ｎビット）入力後の演算結果を、パ
ラレルに入力する複数ビット（Ｎビット）を基に、１／
Ｎ発のクロックで一度に算出する論理回路を設けてい
る。
【００１１】そのため、パラレル処理により誤り訂正符
号を得ることができるため、シリアル処理に比べて、演
算速度の低速化が可能となり、消費電力を減らすことが
できる。また、従来と同じ電力を消費するのであれば、
高速処理が可能となる。
号を得ることができるため、シリアル処理に比べて、演
算速度の低速化が可能となり、消費電力を減らすことが
できる。また、従来と同じ電力を消費するのであれば、
高速処理が可能となる。
【００１２】また、本発明の変調装置では、誤り訂正符
号化回路、変調器及びスクランブル回路において、パラ
レル処理が行なわれるように構成している。
号化回路、変調器及びスクランブル回路において、パラ
レル処理が行なわれるように構成している。
【００１３】そのため、動作速度を低減することが可能
となり、消費電力を減らすことができる。また、従来と
同じ電力を消費するのであれば、高速処理が可能とな
る。
となり、消費電力を減らすことができる。また、従来と
同じ電力を消費するのであれば、高速処理が可能とな
る。
【００１４】
【発明の実施の形態】本発明の請求項１に記載の発明
は、誤り訂正符号化回路において、生成多項式を具現化
するシフトレジスタと排他的論理和回路とから成る誤り
訂正符号化回路のシフトレジスタによる複数ビット（Ｎ
ビット）入力後の演算結果を、パラレルに入力する複数
ビット（Ｎビット）を基に、１／Ｎ発のクロックで一度
に算出する論理回路を設け、複数ビットの誤り訂正符号
を１発のクロックで算出できるように構成したものであ
り、パラレル処理で誤り訂正符号が得られるため、演算
速度の低速化が可能となり、消費電力を減らすことがで
きる。
は、誤り訂正符号化回路において、生成多項式を具現化
するシフトレジスタと排他的論理和回路とから成る誤り
訂正符号化回路のシフトレジスタによる複数ビット（Ｎ
ビット）入力後の演算結果を、パラレルに入力する複数
ビット（Ｎビット）を基に、１／Ｎ発のクロックで一度
に算出する論理回路を設け、複数ビットの誤り訂正符号
を１発のクロックで算出できるように構成したものであ
り、パラレル処理で誤り訂正符号が得られるため、演算
速度の低速化が可能となり、消費電力を減らすことがで
きる。
【００１５】請求項２に記載の発明は、変調装置におい
て、複数ビットの誤り訂正符号を１発のクロックで算出
するパラレル入力／パラレル出力誤り訂正符号化回路
と、複数のビットの変調信号点へのマッピングを１発の
クロックで行なうパラレル入力／パラレル出力変調器と
を設けたものであり、パラレル処理で誤り訂正符号化と
変調が行なわれるため、動作速度の低減が可能となり、
消費電力を減らすことができる。
て、複数ビットの誤り訂正符号を１発のクロックで算出
するパラレル入力／パラレル出力誤り訂正符号化回路
と、複数のビットの変調信号点へのマッピングを１発の
クロックで行なうパラレル入力／パラレル出力変調器と
を設けたものであり、パラレル処理で誤り訂正符号化と
変調が行なわれるため、動作速度の低減が可能となり、
消費電力を減らすことができる。
【００１６】請求項３に記載の発明は、このパラレル入
力／パラレル出力誤り訂正符号化回路として、Ｉチャネ
ル用及びＱチャネル用の２系統の誤り訂正符号化回路を
設けたものであり、各チャネルごとの誤り訂正符号化が
可能となる。
力／パラレル出力誤り訂正符号化回路として、Ｉチャネ
ル用及びＱチャネル用の２系統の誤り訂正符号化回路を
設けたものであり、各チャネルごとの誤り訂正符号化が
可能となる。
【００１７】請求項４に記載の発明は、パラレル入力／
パラレル出力変調器に入力する信号に対して、パラレル
処理によりスクランブルを掛けるパラレル入力／パラレ
ル出力スクランンブル回路を設けたものであり、少ない
消費電力でのスクランブル処理が可能となる。
パラレル出力変調器に入力する信号に対して、パラレル
処理によりスクランブルを掛けるパラレル入力／パラレ
ル出力スクランンブル回路を設けたものであり、少ない
消費電力でのスクランブル処理が可能となる。
【００１８】請求項５に記載の発明は、このパラレル入
力／パラレル出力スクランンブル回路として、Ｉチャネ
ル用及びＱチャネル用の２系統のスクランブル回路を設
けたものであり、それぞれのチャネルごとに個別にスク
ランブル処理することが可能となる。
力／パラレル出力スクランンブル回路として、Ｉチャネ
ル用及びＱチャネル用の２系統のスクランブル回路を設
けたものであり、それぞれのチャネルごとに個別にスク
ランブル処理することが可能となる。
【００１９】以下、本発明の実施の形態について、図面
を用いて説明する。
を用いて説明する。
【００２０】（第１の実施形態）第１の実施形態では、
本発明の誤り訂正符号化回路の一例について説明する。
この誤り訂正符号化回路は、図１に示すように、パラレ
ルに入力する入力信号101、102、103、104とこの回路の
出力信号114、115、116、117とを用いて論理演算を行な
う合成回路105と、合成回路105からパラレルに出力され
た信号をクロック信号118によりラッチするＤＦＦ110、
111、112、113とを備えている。
本発明の誤り訂正符号化回路の一例について説明する。
この誤り訂正符号化回路は、図１に示すように、パラレ
ルに入力する入力信号101、102、103、104とこの回路の
出力信号114、115、116、117とを用いて論理演算を行な
う合成回路105と、合成回路105からパラレルに出力され
た信号をクロック信号118によりラッチするＤＦＦ110、
111、112、113とを備えている。
【００２１】この合成回路105には、時刻ｎにおいて、
４ビットの入力信号Ｄ（４ｎ）、Ｄ（４ｎ＋１）、Ｄ
（４ｎ＋２）、Ｄ（４ｎ＋３）がパラレルに入力し、ま
た、各ＤＦＦ110〜113から出力されたｘ0（ｎ）、ｘ
1（ｎ）、ｘ2（ｎ）、ｘ3（ｎ）がパラレルに入力す
る。図２には、同一時刻に合成回路105にパラレルに入
力する４ビットの入力信号列を示している。ここでは、
入力信号を４０ビットと想定している。
４ビットの入力信号Ｄ（４ｎ）、Ｄ（４ｎ＋１）、Ｄ
（４ｎ＋２）、Ｄ（４ｎ＋３）がパラレルに入力し、ま
た、各ＤＦＦ110〜113から出力されたｘ0（ｎ）、ｘ
1（ｎ）、ｘ2（ｎ）、ｘ3（ｎ）がパラレルに入力す
る。図２には、同一時刻に合成回路105にパラレルに入
力する４ビットの入力信号列を示している。ここでは、
入力信号を４０ビットと想定している。
【００２２】合成回路105は、入力するこれらの信号Ｄ
（４ｎ）、Ｄ（４ｎ＋１）、Ｄ（４ｎ＋２）、Ｄ（４ｎ
＋３）、ｘ0（ｎ）、ｘ1（ｎ）、ｘ2（ｎ）、ｘ3（ｎ）
を用いて、従来の誤り訂正符号化回路のシフトレジスタ
に４クロックごとにラッチされる信号を合成し、各ＤＦ
Ｆ110〜113にパラレルに出力する。
（４ｎ）、Ｄ（４ｎ＋１）、Ｄ（４ｎ＋２）、Ｄ（４ｎ
＋３）、ｘ0（ｎ）、ｘ1（ｎ）、ｘ2（ｎ）、ｘ3（ｎ）
を用いて、従来の誤り訂正符号化回路のシフトレジスタ
に４クロックごとにラッチされる信号を合成し、各ＤＦ
Ｆ110〜113にパラレルに出力する。
【００２３】いま、生成多項式が Ｇ(ｘ)＝ｘ4＋ｘ＋１ （数１） であるとすると、合成回路105は、入力する信号から、
図１６の誤り訂正符号化回路のＤＦＦ０（507）、ＤＦ
Ｆ１（511）、ＤＦＦ２（513）及びＤＦＦ３（515）に
それぞれラッチされる４クロックごとのデータを合成し
て、ＤＦＦ110、ＤＦＦ111、ＤＦＦ112及びＤＦＦ113に
出力する。
図１６の誤り訂正符号化回路のＤＦＦ０（507）、ＤＦ
Ｆ１（511）、ＤＦＦ２（513）及びＤＦＦ３（515）に
それぞれラッチされる４クロックごとのデータを合成し
て、ＤＦＦ110、ＤＦＦ111、ＤＦＦ112及びＤＦＦ113に
出力する。
【００２４】図３には、図１６の誤り訂正符号化回路の
ＤＦＦ０、ＤＦＦ１、ＤＦＦ２及びＤＦＦ３にラッチさ
れるデータ内容を、時刻ｎ＝０からｎ＝４への変化とと
もに示している。図３では、左側にＤＦＦ番号を示し、
右側にｎ＝０からｎ＝４までの各時点においてそれぞれ
のＤＦＦにラッチされる内容を示している。時刻ｎ＝０
におけるＤＦＦ０、ＤＦＦ１、ＤＦＦ２及びＤＦＦ３の
内容をそれぞれｘ0、ｘ1、ｘ2及びｘ3としている。
ＤＦＦ０、ＤＦＦ１、ＤＦＦ２及びＤＦＦ３にラッチさ
れるデータ内容を、時刻ｎ＝０からｎ＝４への変化とと
もに示している。図３では、左側にＤＦＦ番号を示し、
右側にｎ＝０からｎ＝４までの各時点においてそれぞれ
のＤＦＦにラッチされる内容を示している。時刻ｎ＝０
におけるＤＦＦ０、ＤＦＦ１、ＤＦＦ２及びＤＦＦ３の
内容をそれぞれｘ0、ｘ1、ｘ2及びｘ3としている。
【００２５】ここで、図１６から明らかなように、ＤＦ
Ｆ０（507）にラッチされるデータは、ＤＦＦ３（515）
の前の内容と入力信号との排他的論理和であり、ＤＦＦ
１（511）にラッチされるデータは、ＤＦＦ３（515）の
前の内容と入力信号とＤＦＦ０（507）の前の内容との
排他的論理和であり、ＤＦＦ２（513）にラッチされる
データは、ＤＦＦ１（511）の前の内容であり、また、
ＤＦＦ３（515）にラッチされるデータは、ＤＦＦ２（5
13）の前の内容である。
Ｆ０（507）にラッチされるデータは、ＤＦＦ３（515）
の前の内容と入力信号との排他的論理和であり、ＤＦＦ
１（511）にラッチされるデータは、ＤＦＦ３（515）の
前の内容と入力信号とＤＦＦ０（507）の前の内容との
排他的論理和であり、ＤＦＦ２（513）にラッチされる
データは、ＤＦＦ１（511）の前の内容であり、また、
ＤＦＦ３（515）にラッチされるデータは、ＤＦＦ２（5
13）の前の内容である。
【００２６】従って、時刻ｎ＝１では、ＤＦＦ０の内容
がｘ3＋Ｄ0、ＤＦＦ１の内容がｘ3＋ｘ0＋Ｄ0、ＤＦＦ
２の内容がｘ1、ＤＦＦ３の内容がｘ2となり、また、時
刻ｎ＝２では、ＤＦＦ０の内容がｘ2＋Ｄ1、ＤＦＦ１の
内容がｘ3＋Ｄ0＋ｘ2＋Ｄ1、ＤＦＦ２の内容がｘ0＋ｘ3
＋Ｄ0、ＤＦＦ３の内容がｘ1となる。同様に、時刻ｎ＝
４まで算出すると、ＤＦＦ０の内容がｘ0＋ｘ3＋Ｄ0＋
Ｄ3、ＤＦＦ１の内容がｘ0＋ｘ1＋ｘ3＋Ｄ0＋Ｄ2＋
Ｄ3、ＤＦＦ２の内容がｘ1＋ｘ2＋Ｄ1＋Ｄ2、ＤＦＦ３
の内容がｘ2＋ｘ3＋Ｄ0＋Ｄ1となる。
がｘ3＋Ｄ0、ＤＦＦ１の内容がｘ3＋ｘ0＋Ｄ0、ＤＦＦ
２の内容がｘ1、ＤＦＦ３の内容がｘ2となり、また、時
刻ｎ＝２では、ＤＦＦ０の内容がｘ2＋Ｄ1、ＤＦＦ１の
内容がｘ3＋Ｄ0＋ｘ2＋Ｄ1、ＤＦＦ２の内容がｘ0＋ｘ3
＋Ｄ0、ＤＦＦ３の内容がｘ1となる。同様に、時刻ｎ＝
４まで算出すると、ＤＦＦ０の内容がｘ0＋ｘ3＋Ｄ0＋
Ｄ3、ＤＦＦ１の内容がｘ0＋ｘ1＋ｘ3＋Ｄ0＋Ｄ2＋
Ｄ3、ＤＦＦ２の内容がｘ1＋ｘ2＋Ｄ1＋Ｄ2、ＤＦＦ３
の内容がｘ2＋ｘ3＋Ｄ0＋Ｄ1となる。
【００２７】合成回路105は、入力するＤ（４ｎ）、Ｄ
（４ｎ＋１）、Ｄ（４ｎ＋２）、Ｄ（４ｎ＋３）、ｘ0
（ｎ）、ｘ1（ｎ）、ｘ2（ｎ）、ｘ3（ｎ）から、図３
のｎ＝４における各内容を合成して、ＤＦＦ110、ＤＦ
Ｆ111、ＤＦＦ112及びＤＦＦ113にそれぞれ出力する。
ＤＦＦ110、ＤＦＦ111、ＤＦＦ112及びＤＦＦ113は、そ
のデータを保持し、時刻（ｎ＋１）のクロックにより出
力する。各ＤＦＦ110〜113の出力ｘ0（ｎ＋１）、ｘ
1（ｎ＋１）、ｘ2（ｎ＋１）、ｘ3（ｎ＋１）は、一般
式で次式（数２）〜（数５）のようになる。
（４ｎ＋１）、Ｄ（４ｎ＋２）、Ｄ（４ｎ＋３）、ｘ0
（ｎ）、ｘ1（ｎ）、ｘ2（ｎ）、ｘ3（ｎ）から、図３
のｎ＝４における各内容を合成して、ＤＦＦ110、ＤＦ
Ｆ111、ＤＦＦ112及びＤＦＦ113にそれぞれ出力する。
ＤＦＦ110、ＤＦＦ111、ＤＦＦ112及びＤＦＦ113は、そ
のデータを保持し、時刻（ｎ＋１）のクロックにより出
力する。各ＤＦＦ110〜113の出力ｘ0（ｎ＋１）、ｘ
1（ｎ＋１）、ｘ2（ｎ＋１）、ｘ3（ｎ＋１）は、一般
式で次式（数２）〜（数５）のようになる。
【００２８】 ｘ0(ｎ＋１)＝ｘ0(ｎ)＋ｘ3(ｎ)＋Ｄ(４ｎ)＋Ｄ(４ｎ＋３) （数２） ｘ1(ｎ＋１)＝ｘ0(ｎ)＋ｘ1(ｎ)＋ｘ3(ｎ) ＋Ｄ(４ｎ)＋Ｄ(４ｎ＋２)＋Ｄ(４ｎ＋３) （数３） ｘ2(ｎ＋１)＝ｘ1(ｎ)＋ｘ2(ｎ)＋Ｄ(４ｎ＋１)＋Ｄ(４ｎ＋２) （数４） ｘ3(ｎ＋１)＝ｘ2(ｎ)＋ｘ3(ｎ)＋Ｄ(４ｎ)＋Ｄ(４ｎ＋１) （数５） 合成回路105で（数２）〜（数５）の合成を行なうこと
により、図１６のシフトレジスタに対応するパラレル入
力／パラレル出力の誤り訂正符号化回路を実現すること
ができる。具体的には、合成回路105は、図４に示すよ
うに、８個の加算回路によって構成することができる。
により、図１６のシフトレジスタに対応するパラレル入
力／パラレル出力の誤り訂正符号化回路を実現すること
ができる。具体的には、合成回路105は、図４に示すよ
うに、８個の加算回路によって構成することができる。
【００２９】この誤り訂正符号化回路では、４ビットの
パラレル処理を行なっているため、演算における各ＤＦ
Ｆ110〜113の動作回数は、シリアル処理を行なう図１６
のＤＦＦ０〜ＤＦＦ３の動作回数に比べて１／４に減少
する。例えば４ビット分の演算を行なうとき、シリアル
処理では、各ＤＦＦ０〜ＤＦＦ３において４回の動作が
必要であるが、パラレル処理では１回の処理で済む。
パラレル処理を行なっているため、演算における各ＤＦ
Ｆ110〜113の動作回数は、シリアル処理を行なう図１６
のＤＦＦ０〜ＤＦＦ３の動作回数に比べて１／４に減少
する。例えば４ビット分の演算を行なうとき、シリアル
処理では、各ＤＦＦ０〜ＤＦＦ３において４回の動作が
必要であるが、パラレル処理では１回の処理で済む。
【００３０】図５では、従来のシフトレジスタによるシ
リアル処理と、実施形態の誤り訂正符号化回路によるパ
ラレル処理とのｆ／４（ｓｅｃ）当たりの演算量を比較
している。４ビット分の演算を行なうためのゲート（加
算回路など）の演算回数は、８個の加算回路を有する合
成回路105では、図１６のシフトレジスタの場合と同じ
になる。
リアル処理と、実施形態の誤り訂正符号化回路によるパ
ラレル処理とのｆ／４（ｓｅｃ）当たりの演算量を比較
している。４ビット分の演算を行なうためのゲート（加
算回路など）の演算回数は、８個の加算回路を有する合
成回路105では、図１６のシフトレジスタの場合と同じ
になる。
【００３１】パラレル処理におけるＤＦＦの動作回数
は、シリアル処理に比べて、大幅に減少する。この減少
の比率は、パラレル処理のビット数（このビット数の上
限は生成多項式で決まる）を増やすことによってさらに
増大する。
は、シリアル処理に比べて、大幅に減少する。この減少
の比率は、パラレル処理のビット数（このビット数の上
限は生成多項式で決まる）を増やすことによってさらに
増大する。
【００３２】また、シリアル処理では、全ての演算を１
／ｆ（ｓｅｃ）以内に完了する必要があるが、パラレル
処理では、全ての演算が４／ｆ（ｓｅｃ）以内に完了す
ればよいため、より低速のプロセスを使用することがで
き、プロセス自体の消費電力が減ることになる。
／ｆ（ｓｅｃ）以内に完了する必要があるが、パラレル
処理では、全ての演算が４／ｆ（ｓｅｃ）以内に完了す
ればよいため、より低速のプロセスを使用することがで
き、プロセス自体の消費電力が減ることになる。
【００３３】（第２の実施形態）第２の実施形態では、
誤り訂正符号化回路とＱＰＳＫ変調回路とを組み合わせ
た変調装置の一例について説明する。
誤り訂正符号化回路とＱＰＳＫ変調回路とを組み合わせ
た変調装置の一例について説明する。
【００３４】この変調装置は、図６に示すように、第１
の実施形態で示した誤り訂正符号化回路の構成を有する
ＢＣＨ符号化器202と、送信信号201の入力が終了するま
では信号入力側（ａ）を選択して送信信号201を出力
し、送信信号の入力が終了すれば選択先をＢＣＨ符号化
器202の入力（ｂ）に切り替えて、ＢＣＨ符号化器202で
演算された検査ビットを出力するマルチプレクサ（ＭＵ
Ｘ）204と、信号ビットを変調信号点のシンボルに変換
するＱＰＳＫマッピング回路206と、ＱＰＳＫマッピン
グ回路206のパラレル出力を１シンボルごとのシリアル
信号に変換して出力するパラレル／シリアル（Ｐ／Ｓ）
変換器209、210とを備えている。
の実施形態で示した誤り訂正符号化回路の構成を有する
ＢＣＨ符号化器202と、送信信号201の入力が終了するま
では信号入力側（ａ）を選択して送信信号201を出力
し、送信信号の入力が終了すれば選択先をＢＣＨ符号化
器202の入力（ｂ）に切り替えて、ＢＣＨ符号化器202で
演算された検査ビットを出力するマルチプレクサ（ＭＵ
Ｘ）204と、信号ビットを変調信号点のシンボルに変換
するＱＰＳＫマッピング回路206と、ＱＰＳＫマッピン
グ回路206のパラレル出力を１シンボルごとのシリアル
信号に変換して出力するパラレル／シリアル（Ｐ／Ｓ）
変換器209、210とを備えている。
【００３５】Ｐ／Ｓ変換器209、210には周波数ｆ(Ｈｚ)
のシンボルクロックが入力し、ＢＣＨ符号化器202、Ｑ
ＰＳＫマッピング回路206及びＰ／Ｓ変換器209、210に
はシンボルクロックの半分の周波数ｆ／２（Ｈｚ）の動
作クロック213が入力し、また、ＭＵＸ204には選択先の
切り替えタイミングを示す切替信号214が入力する。
のシンボルクロックが入力し、ＢＣＨ符号化器202、Ｑ
ＰＳＫマッピング回路206及びＰ／Ｓ変換器209、210に
はシンボルクロックの半分の周波数ｆ／２（Ｈｚ）の動
作クロック213が入力し、また、ＭＵＸ204には選択先の
切り替えタイミングを示す切替信号214が入力する。
【００３６】この変調装置に入力する送信信号201は、
図２に示すように、４ビットずつパラレルに入力する４
０ビットの信号であるとする。
図２に示すように、４ビットずつパラレルに入力する４
０ビットの信号であるとする。
【００３７】この送信信号201は、ＢＣＨ符号化器202と
ＭＵＸ204とに入力し、ＢＣＨ符号化器202は、第１の実
施形態で説明した４ビットパラレル入力／４ビットパラ
レル出力の動作により検査ビットを出力し続ける。
ＭＵＸ204とに入力し、ＢＣＨ符号化器202は、第１の実
施形態で説明した４ビットパラレル入力／４ビットパラ
レル出力の動作により検査ビットを出力し続ける。
【００３８】ＭＵＸ204は、送信信号201の入力が終了す
るまでは信号入力側（ａ）を選択して、送信信号201の
４ビットパラレル信号を出力する。送信信号201の入力
が終了すると、切替信号214がＭＵＸ204に入力し、ＭＵ
Ｘ204は、これを受けて選択先を切り替え、ＢＣＨ符号
化器202から入力する４ビットパラレルの検査ビットを
出力する。
るまでは信号入力側（ａ）を選択して、送信信号201の
４ビットパラレル信号を出力する。送信信号201の入力
が終了すると、切替信号214がＭＵＸ204に入力し、ＭＵ
Ｘ204は、これを受けて選択先を切り替え、ＢＣＨ符号
化器202から入力する４ビットパラレルの検査ビットを
出力する。
【００３９】ＱＰＳＫマッピング回路206は、図７に示
すように、２個のＱＰＳＫマッピング回路305、306を並
列に具備している。ＭＵＸ204から出力されるパラレル
信号の内、Ｄ(４ｎ)とＤ(４ｎ＋１)とがＱＰＳＫマッピ
ング回路305に入力し、Ｄ(４ｎ＋２)とＤ(４ｎ＋３)と
がＱＰＳＫマッピング回路306に入力する。ＱＰＳＫマ
ッピング回路305は、Ｄ(４ｎ)とＤ(４ｎ＋１)とのビッ
トの組み合わせで定まるＩチャネル及びＱチャネルの値
をＤｉ(２ｎ)、Ｄｑ(２ｎ)として出力し、ＱＰＳＫマッ
ピング回路306は、Ｄ(４ｎ＋２)とＤ(４ｎ＋３)とのビ
ットの組み合わせで定まるＩチャネル及びＱチャネルの
値をＤｉ(２ｎ＋１)、Ｄｑ(２ｎ＋１)として出力する。
このときの入力するビットの組み合わせと、出力するＩ
チャネル及びＱチャネルの値との関係を図８に示してい
る。
すように、２個のＱＰＳＫマッピング回路305、306を並
列に具備している。ＭＵＸ204から出力されるパラレル
信号の内、Ｄ(４ｎ)とＤ(４ｎ＋１)とがＱＰＳＫマッピ
ング回路305に入力し、Ｄ(４ｎ＋２)とＤ(４ｎ＋３)と
がＱＰＳＫマッピング回路306に入力する。ＱＰＳＫマ
ッピング回路305は、Ｄ(４ｎ)とＤ(４ｎ＋１)とのビッ
トの組み合わせで定まるＩチャネル及びＱチャネルの値
をＤｉ(２ｎ)、Ｄｑ(２ｎ)として出力し、ＱＰＳＫマッ
ピング回路306は、Ｄ(４ｎ＋２)とＤ(４ｎ＋３)とのビ
ットの組み合わせで定まるＩチャネル及びＱチャネルの
値をＤｉ(２ｎ＋１)、Ｄｑ(２ｎ＋１)として出力する。
このときの入力するビットの組み合わせと、出力するＩ
チャネル及びＱチャネルの値との関係を図８に示してい
る。
【００４０】ＱＰＳＫマッピング回路305から出力され
たＤｉ(２ｎ)とＱＰＳＫマッピング回路306から出力さ
れたＤｉ(２ｎ＋１)とはＰ／Ｓ変換器209に入力し、ま
た、ＱＰＳＫマッピング回路305から出力されたＤｑ(２
ｎ)とＱＰＳＫマッピング回路306から出力されたＤｑ
(２ｎ＋１)とはＰ／Ｓ変換器210に入力する。
たＤｉ(２ｎ)とＱＰＳＫマッピング回路306から出力さ
れたＤｉ(２ｎ＋１)とはＰ／Ｓ変換器209に入力し、ま
た、ＱＰＳＫマッピング回路305から出力されたＤｑ(２
ｎ)とＱＰＳＫマッピング回路306から出力されたＤｑ
(２ｎ＋１)とはＰ／Ｓ変換器210に入力する。
【００４１】Ｐ／Ｓ変換器209及び210は、それぞれ、入
力するパラレル信号をシリアル信号に変換し、シンボル
クロック215のタイミングに合わせて、１シンボルずつ
出力する。その結果、Ｐ／Ｓ変換器209からはＩチャネ
ルの変調信号が出力され、Ｐ／Ｓ変換器210からはＱチ
ャネルの変調信号が出力される。
力するパラレル信号をシリアル信号に変換し、シンボル
クロック215のタイミングに合わせて、１シンボルずつ
出力する。その結果、Ｐ／Ｓ変換器209からはＩチャネ
ルの変調信号が出力され、Ｐ／Ｓ変換器210からはＱチ
ャネルの変調信号が出力される。
【００４２】図９には、この変調装置のタイミングチャ
ートを示している。（０）番目の動作クロックで、Ｄ
(０)からＤ(３)の信号が入力されると、ＱＰＳＫマッピ
ング回路206でＱＰＳＫ変調波へのマッピングが行なわ
れる。この結果は、（１）番目の動作クロックでＰ／Ｃ
変換回路209、210に入力される。そして、（２）番目の
シンボルクロックでＤｉ(０)とＤｑ(０)とが、（３）番
目のシンボルクロックでＤｉ(１)とＤｑ(１)とが出力さ
れる。
ートを示している。（０）番目の動作クロックで、Ｄ
(０)からＤ(３)の信号が入力されると、ＱＰＳＫマッピ
ング回路206でＱＰＳＫ変調波へのマッピングが行なわ
れる。この結果は、（１）番目の動作クロックでＰ／Ｃ
変換回路209、210に入力される。そして、（２）番目の
シンボルクロックでＤｉ(０)とＤｑ(０)とが、（３）番
目のシンボルクロックでＤｉ(１)とＤｑ(１)とが出力さ
れる。
【００４３】また、同時に、（０）番目の動作クロック
でＤ(０）からＤ(３)の信号が誤り訂正符号化器202に入
力され、誤り訂正符号化演算が行なわれる。この結果
は、（１）番目の動作クロックで誤り訂正符号化器202
のＤＦＦに格納される。
でＤ(０）からＤ(３)の信号が誤り訂正符号化器202に入
力され、誤り訂正符号化演算が行なわれる。この結果
は、（１）番目の動作クロックで誤り訂正符号化器202
のＤＦＦに格納される。
【００４４】これらの処理は、最後の信号列が入力され
る（９）番目の動作クロックまで行なわれる。
る（９）番目の動作クロックまで行なわれる。
【００４５】（１０）番目の動作クロックのとき、ＭＵ
Ｘ204は選択を誤り訂正符号化器202の側に切り替え、こ
のときの誤り訂正符号化器202の出力をＱＰＳＫマッピ
ング回路206に入力する。そして、ＱＰＳＫマッピング
回路206は、この誤り訂正符号化器の出力をＱＰＳＫ変
調する。
Ｘ204は選択を誤り訂正符号化器202の側に切り替え、こ
のときの誤り訂正符号化器202の出力をＱＰＳＫマッピ
ング回路206に入力する。そして、ＱＰＳＫマッピング
回路206は、この誤り訂正符号化器の出力をＱＰＳＫ変
調する。
【００４６】動作クロック213は、一般に、誤り訂正符
号化器の入力がＭビットのパラレル入力であり、また、
変調方式が２N （ビット／シンボル）の変調方式である
場合には、ｆ／（Ｍ／２N） （Ｈｚ）となる。ただし、
（Ｍ／２N）が整数になるようにＮに合わせてＭを選択
する。この変調装置では、誤り訂正符号化器の入力が４
ビットのパラレル入力であり、変調方式が２（ビット／
シンボル）のＱＰＳＫ変調であるから、動作クロックは
ｆ／２（Ｈｚ）となる。
号化器の入力がＭビットのパラレル入力であり、また、
変調方式が２N （ビット／シンボル）の変調方式である
場合には、ｆ／（Ｍ／２N） （Ｈｚ）となる。ただし、
（Ｍ／２N）が整数になるようにＮに合わせてＭを選択
する。この変調装置では、誤り訂正符号化器の入力が４
ビットのパラレル入力であり、変調方式が２（ビット／
シンボル）のＱＰＳＫ変調であるから、動作クロックは
ｆ／２（Ｈｚ）となる。
【００４７】この変調装置では、ＱＰＳＫマッピング回
路において、パラレル処理により、１発のクロックで複
数のビットの変調信号点へのマッピングが行なわれるた
め、シリアル処理に比べて動作速度を低減することがで
きる。また、このＱＰＳＫマッピング回路は、同様にパ
ラレル処理を行なう誤り訂正符号化回路との間でインタ
フェースの整合性を保つことができる。
路において、パラレル処理により、１発のクロックで複
数のビットの変調信号点へのマッピングが行なわれるた
め、シリアル処理に比べて動作速度を低減することがで
きる。また、このＱＰＳＫマッピング回路は、同様にパ
ラレル処理を行なう誤り訂正符号化回路との間でインタ
フェースの整合性を保つことができる。
【００４８】なお、この実施形態では、変調方式として
ＱＰＳＫを用いているが、ＤＱＰＳＫやＯＱＰＳＫで
も、また、ＢＰＳＫや８ＰＳＫ、１６ＰＳＫ、１６ＱＡ
Ｍ、１６ＡＰＳＫ、３２ＱＡＭ、６４ＱＡＭ、２５６Ｑ
ＡＭ等の他の変調方式でも同様に実現できる。
ＱＰＳＫを用いているが、ＤＱＰＳＫやＯＱＰＳＫで
も、また、ＢＰＳＫや８ＰＳＫ、１６ＰＳＫ、１６ＱＡ
Ｍ、１６ＡＰＳＫ、３２ＱＡＭ、６４ＱＡＭ、２５６Ｑ
ＡＭ等の他の変調方式でも同様に実現できる。
【００４９】（第３の実施形態）第３の実施形態の変調
装置は、送信信号列をランダム化するためのスクランブ
ル回路を設けている。
装置は、送信信号列をランダム化するためのスクランブ
ル回路を設けている。
【００５０】この変調装置は、図１０に示すように、Ｍ
ＵＸ404の出力にパラレル処理によりスクランブルを掛
けるスクランブラ406を備えている。その他の構成は第
２の実施形態（図６）と変わりがない。
ＵＸ404の出力にパラレル処理によりスクランブルを掛
けるスクランブラ406を備えている。その他の構成は第
２の実施形態（図６）と変わりがない。
【００５１】従来のスクランブラは、図１１に示すよう
に、線形帰還型シフトレジスタによって構成される。図
１１は、生成多項式が ｘ10＋ｘ7＋１ （数６） のスクランブル回路を示している。
に、線形帰還型シフトレジスタによって構成される。図
１１は、生成多項式が ｘ10＋ｘ7＋１ （数６） のスクランブル回路を示している。
【００５２】この実施形態の変調装置では、このスクラ
ンブル回路を、図１３に示すように、合成回路とＤＦＦ
との組み合わせによって、４ビットパラレル入力／４ビ
ットパラレル出力のスクランブラに変えている。合成回
路は、パラレルに入力する入力信号Ｄ(４ｎ)〜Ｄ(４ｎ
＋３)と、各ＤＦＦからフィードバックされる信号ｓ
0（ｎ）〜ｓ9（ｎ）とを用いて、各ＤＦＦに格納される
信号と、スクランブルを掛けた４ビットの出力信号とを
合成する。
ンブル回路を、図１３に示すように、合成回路とＤＦＦ
との組み合わせによって、４ビットパラレル入力／４ビ
ットパラレル出力のスクランブラに変えている。合成回
路は、パラレルに入力する入力信号Ｄ(４ｎ)〜Ｄ(４ｎ
＋３)と、各ＤＦＦからフィードバックされる信号ｓ
0（ｎ）〜ｓ9（ｎ）とを用いて、各ＤＦＦに格納される
信号と、スクランブルを掛けた４ビットの出力信号とを
合成する。
【００５３】図１２には、従来のスクランブラ（図１
１）の１０個のＤＦＦにラッチされるデータ内容を示し
ている。図１２において、左欄のｓ0〜ｓ9は各ＤＦＦを
表し、またＩ−ｃｈは回路の出力を表している。右側に
はｎ＝１からｎ＝４までの各時点において各ＤＦＦにラ
ッチされるデータ内容及びＩ−ｃｈへ出力されるデータ
内容を示している。ここでのｓ0〜ｓ9は各ＤＦＦに最初
に格納されていたデータを表している。
１）の１０個のＤＦＦにラッチされるデータ内容を示し
ている。図１２において、左欄のｓ0〜ｓ9は各ＤＦＦを
表し、またＩ−ｃｈは回路の出力を表している。右側に
はｎ＝１からｎ＝４までの各時点において各ＤＦＦにラ
ッチされるデータ内容及びＩ−ｃｈへ出力されるデータ
内容を示している。ここでのｓ0〜ｓ9は各ＤＦＦに最初
に格納されていたデータを表している。
【００５４】このスクランブル回路の連続する４ビット
の出力は、 ｓout0(n)=s0(n)+s1(n)+s3(n)+s7(n) （数７） ｓout1(n)=s1(n)+s2(n)+s4(n)+s8(n) （数８） ｓout2(n)=s2(n)+s3(n)+s5(n)+s9(n) （数９） ｓout3(n)=s0(n)+s3(n)+s4(n)+s6(n)+s7(n) （数１０) となる。
の出力は、 ｓout0(n)=s0(n)+s1(n)+s3(n)+s7(n) （数７） ｓout1(n)=s1(n)+s2(n)+s4(n)+s8(n) （数８） ｓout2(n)=s2(n)+s3(n)+s5(n)+s9(n) （数９） ｓout3(n)=s0(n)+s3(n)+s4(n)+s6(n)+s7(n) （数１０) となる。
【００５５】実施形態のスクランブラ406は、合成回路
で、Ｄ(４ｎ)〜Ｄ(４ｎ＋３)とｓ0（ｎ）〜ｓ9（ｎ）と
を用いて、ｓout0(n)とＤ(4n)、ｓout1(n)とＤ(4n+1)、
ｓout2(n)とＤ(4n+2)、ｓout3(n+3)とＤ(4n)の、各組み
の排他的論理和を合成して出力する。
で、Ｄ(４ｎ)〜Ｄ(４ｎ＋３)とｓ0（ｎ）〜ｓ9（ｎ）と
を用いて、ｓout0(n)とＤ(4n)、ｓout1(n)とＤ(4n+1)、
ｓout2(n)とＤ(4n+2)、ｓout3(n+3)とＤ(4n)の、各組み
の排他的論理和を合成して出力する。
【００５６】また、図１１のスクランブル回路におい
て、時刻４ｎに、各ＤＦＦにラッチされるデータ内容
は、（数１１）から（数２０）のようになる。
て、時刻４ｎに、各ＤＦＦにラッチされるデータ内容
は、（数１１）から（数２０）のようになる。
【００５７】 s9(n+1)=s0(n)+s3(n)+s7(n) （数１１） s8(n+1)=s2(n)+s9(n) （数１２） s7(n+1)=s1(n)+s8(n) （数１３） s6(n+1)=s0(n)+s7(n) （数１４） s5(n+1)=s9(n) （数１５） s4(n+1)=s8(n) （数１６） s3(n+1)=s7(n) （数１７） s2(n+1)=s6(n) （数１８） s1(n+1)=s5(n) （数１９） s0(n+1)=s4(n) （数２０） 実施形態のスクランブラ406は、合成回路で、ｓ0（ｎ）
〜ｓ9（ｎ）を用いて、各ＤＦＦで次にラッチされるデ
ータｓ0（ｎ＋１）〜ｓ9（ｎ＋１）を（数１１）〜（数
２０）により合成する。こうした動作により、スクラン
ブラ406は、４ビットのパラレル処理を実現することが
できる。
〜ｓ9（ｎ）を用いて、各ＤＦＦで次にラッチされるデ
ータｓ0（ｎ＋１）〜ｓ9（ｎ＋１）を（数１１）〜（数
２０）により合成する。こうした動作により、スクラン
ブラ406は、４ビットのパラレル処理を実現することが
できる。
【００５８】この変調装置では、スクランブラ処理をパ
ラレルで行なっているため、低速での演算が許容され
る。シリアル処理ではすべての演算を１／ｆ（ｓｅｃ）
以内に完了する必要があるが、パラレル処理ではすべて
の演算が４／ｆ（ｓｅｃ）以内で完了すればよく、この
ことから、より低速のプロセスを使用することができ、
プロセス自体の消費電力が減ることになる。また、シリ
アル処理と同じプロセスを用いた場合は４倍の高速演算
が可能になる。
ラレルで行なっているため、低速での演算が許容され
る。シリアル処理ではすべての演算を１／ｆ（ｓｅｃ）
以内に完了する必要があるが、パラレル処理ではすべて
の演算が４／ｆ（ｓｅｃ）以内で完了すればよく、この
ことから、より低速のプロセスを使用することができ、
プロセス自体の消費電力が減ることになる。また、シリ
アル処理と同じプロセスを用いた場合は４倍の高速演算
が可能になる。
【００５９】（第４の実施形態）第４の実施形態の変調
装置は、Ｉチャネル、Ｑチャネルごとに誤り訂正符号化
する誤り訂正符号化回路を設けている。
装置は、Ｉチャネル、Ｑチャネルごとに誤り訂正符号化
する誤り訂正符号化回路を設けている。
【００６０】この変調装置は、図１４に示すように、送
信信号601をＩ−ｃｈ、Ｑ−ｃｈに分離する分離回路602
と、分離された各チャネルの信号に対して検査ビットを
生成する誤り訂正符号化回路605、606と、誤り訂正符号
化回路605、606の出力を４ビットのパラレル信号に合成
する合成回路609とを備えている。その他の構成は第２
の実施形態（図６）と変わりがない。
信信号601をＩ−ｃｈ、Ｑ−ｃｈに分離する分離回路602
と、分離された各チャネルの信号に対して検査ビットを
生成する誤り訂正符号化回路605、606と、誤り訂正符号
化回路605、606の出力を４ビットのパラレル信号に合成
する合成回路609とを備えている。その他の構成は第２
の実施形態（図６）と変わりがない。
【００６１】ＱＰＳＫ等の２ビット／１シンボル以上の
変調方式においては、信号平面上のＩ−ｃｈ、Ｑ−ｃｈ
毎に誤りが検出され、そのために、Ｉ−ｃｈ、Ｑ−ｃｈ
毎に誤り訂正を施すことが行なわれている。この変調装
置は、そうした動作を可能にする。
変調方式においては、信号平面上のＩ−ｃｈ、Ｑ−ｃｈ
毎に誤りが検出され、そのために、Ｉ−ｃｈ、Ｑ−ｃｈ
毎に誤り訂正を施すことが行なわれている。この変調装
置は、そうした動作を可能にする。
【００６２】４ビットパラレルの送信信号601は、ＭＵ
Ｘ611とともに、分離回路602に入力し、分離回路602
は、４ビットのうちの奇数番目をＩ−ｃｈ、偶数番目を
Ｑ−ｃｈのビットとして分離する。
Ｘ611とともに、分離回路602に入力し、分離回路602
は、４ビットのうちの奇数番目をＩ−ｃｈ、偶数番目を
Ｑ−ｃｈのビットとして分離する。
【００６３】誤り訂正符号化回路605、606の構成及び動
作は、第１の実施形態で示したものと同じであり、各
々、入力する２ビットのパラレル信号に対応する２ビッ
トの検査ビットを生成する。
作は、第１の実施形態で示したものと同じであり、各
々、入力する２ビットのパラレル信号に対応する２ビッ
トの検査ビットを生成する。
【００６４】合成回路609は、分離回路602でＩ−ｃｈと
Ｑ−ｃｈとに分けたビット配置を元に戻すように、誤り
訂正符号化回路605、606の出力を合成する。
Ｑ−ｃｈとに分けたビット配置を元に戻すように、誤り
訂正符号化回路605、606の出力を合成する。
【００６５】その他の動作は第２の実施形態と同じであ
る。
る。
【００６６】この構成では、分離回路602でビット数を
半分に分けているので、誤り訂正符号化器605、606の入
力及び出力のビット数はＱＰＳＫマッピング回路613の
入力及び出力のビット数の半分になっている。
半分に分けているので、誤り訂正符号化器605、606の入
力及び出力のビット数はＱＰＳＫマッピング回路613の
入力及び出力のビット数の半分になっている。
【００６７】この変調装置では、パラレル処理の誤り訂
正符号化回路を２個と、分離回路、合成回路とを用い
て、Ｉ−ｃｈ、Ｑ−ｃｈのデータに対し、それぞれ分け
て誤り訂正符号を付加することができる。
正符号化回路を２個と、分離回路、合成回路とを用い
て、Ｉ−ｃｈ、Ｑ−ｃｈのデータに対し、それぞれ分け
て誤り訂正符号を付加することができる。
【００６８】（第５の実施形態）第５の実施形態の変調
装置は、Ｉチャネル、Ｑチャネルごとの誤り訂正符号化
とスクランブラ処理とを行なう。
装置は、Ｉチャネル、Ｑチャネルごとの誤り訂正符号化
とスクランブラ処理とを行なう。
【００６９】この変調装置は、図１５に示すように、送
信信号701をＩ−ｃｈ、Ｑ−ｃｈのビットに分離する分
離回路702と、各チャネルのビットに対する検査ビット
を生成する誤り訂正符号化回路705、706と、各チャネル
の信号の出力を選択するＭＵＸ709、710と、Ｉ−ｃｈ、
Ｑ−ｃｈ毎に個別にスクランブル処理を行なうスクラン
ブラ713、714と、分離回路702でＩ−ｃｈとＱ−ｃｈと
に分けたビット配置を元に戻す合成回路717と、複数の
ビットの変調信号点へのマッピングを行なうＱＰＳＫマ
ッピング回路719と、パラレル入力をシリアル出力に変
換するＰ／Ｓ変換器722、723とを備えている。
信信号701をＩ−ｃｈ、Ｑ−ｃｈのビットに分離する分
離回路702と、各チャネルのビットに対する検査ビット
を生成する誤り訂正符号化回路705、706と、各チャネル
の信号の出力を選択するＭＵＸ709、710と、Ｉ−ｃｈ、
Ｑ−ｃｈ毎に個別にスクランブル処理を行なうスクラン
ブラ713、714と、分離回路702でＩ−ｃｈとＱ−ｃｈと
に分けたビット配置を元に戻す合成回路717と、複数の
ビットの変調信号点へのマッピングを行なうＱＰＳＫマ
ッピング回路719と、パラレル入力をシリアル出力に変
換するＰ／Ｓ変換器722、723とを備えている。
【００７０】ＱＰＳＫ等の２ビット／１シンボル以上の
変調方式においては、Ｉ−ｃｈ、Ｑ−ｃｈ毎に誤り訂正
を施こし、かつ、Ｉ−ｃｈ、Ｑ−ｃｈ毎に個別にスクラ
ンブル処理を行なう場合がある。この変調装置は、こう
した動作を可能にするものである。
変調方式においては、Ｉ−ｃｈ、Ｑ−ｃｈ毎に誤り訂正
を施こし、かつ、Ｉ−ｃｈ、Ｑ−ｃｈ毎に個別にスクラ
ンブル処理を行なう場合がある。この変調装置は、こう
した動作を可能にするものである。
【００７１】分離回路702は、４ビットパラレルの送信
信号701のうち、奇数番目をＩ−ｃｈ、偶数番目をＱ−
ｃｈのビットに分離する。分離されたビットは、それぞ
れＭＵＸ709、710と誤り訂正符号化回路705、706に入力
し、誤り訂正符号化回路705、706は、第４の実施形態で
説明したように、各チャネルのビットに対する検査ビッ
トを生成する。
信号701のうち、奇数番目をＩ−ｃｈ、偶数番目をＱ−
ｃｈのビットに分離する。分離されたビットは、それぞ
れＭＵＸ709、710と誤り訂正符号化回路705、706に入力
し、誤り訂正符号化回路705、706は、第４の実施形態で
説明したように、各チャネルのビットに対する検査ビッ
トを生成する。
【００７２】ＭＵＸ709、710は、送信信号701が入力し
ている間は、分離回路702から送られた各チャネルのビ
ットを出力し、送信信号701の入力が終了すると、誤り
訂正符号化回路705、706から出力された検査ビットを出
力する。
ている間は、分離回路702から送られた各チャネルのビ
ットを出力し、送信信号701の入力が終了すると、誤り
訂正符号化回路705、706から出力された検査ビットを出
力する。
【００７３】スクランブラ713、714は、第３の実施形態
で説明した構成を有し、Ｉ−ｃｈ、Ｑ−ｃｈの信号に対
して個別にスクランブル処理を掛ける。
で説明した構成を有し、Ｉ−ｃｈ、Ｑ−ｃｈの信号に対
して個別にスクランブル処理を掛ける。
【００７４】スクランブラ713、714の出力は、合成回路
717において、分離回路702がＩ−ｃｈとＱ−ｃｈとに分
ける前のビット配置に合成され、ＱＰＳＫマッピング回
路719に入力する。ＱＰＳＫマッピング回路719及びＰ／
Ｓ変換器722、723の動作は第２の実施形態と同じであ
る。
717において、分離回路702がＩ−ｃｈとＱ−ｃｈとに分
ける前のビット配置に合成され、ＱＰＳＫマッピング回
路719に入力する。ＱＰＳＫマッピング回路719及びＰ／
Ｓ変換器722、723の動作は第２の実施形態と同じであ
る。
【００７５】この構成では、分離回路702でビット数を
半分に分けているので、誤り訂正符号化器705、706とス
クランブラ713、714の入力及び出力のビット数はＱＰＳ
Ｋマッピング回路719の入力及び出力のビット数の半分
になっている。
半分に分けているので、誤り訂正符号化器705、706とス
クランブラ713、714の入力及び出力のビット数はＱＰＳ
Ｋマッピング回路719の入力及び出力のビット数の半分
になっている。
【００７６】この変調装置では、パラレル処理の誤り訂
正符号化回路を２個と、スクランブラを２個と、分離回
路、合成回路とを用いて、Ｉ−ｃｈ、Ｑ−ｃｈのデータ
に対して、それぞれ、分けて誤り訂正符号化とスクラン
ブル処理とを施すことができる。
正符号化回路を２個と、スクランブラを２個と、分離回
路、合成回路とを用いて、Ｉ−ｃｈ、Ｑ−ｃｈのデータ
に対して、それぞれ、分けて誤り訂正符号化とスクラン
ブル処理とを施すことができる。
【００７７】
【発明の効果】以上の説明から明らかなように、本発明
の誤り訂正符号化回路は、パラレル処理を行なっている
ため、低速のプロセスを使用することができ、プロセス
自体の消費電力を減らすことができる。また、シリアル
処理と同じプロセスを用いた場合には高速演算が可能に
なる。
の誤り訂正符号化回路は、パラレル処理を行なっている
ため、低速のプロセスを使用することができ、プロセス
自体の消費電力を減らすことができる。また、シリアル
処理と同じプロセスを用いた場合には高速演算が可能に
なる。
【００７８】また、本発明の変調装置は、こうした誤り
訂正符号化回路を用いるとともに、パラレル処理を行な
う変調回路やスクランブル回路を用いているため、動作
速度を低速化することが可能となり、消費電力の減らす
ことができる。また、シリアル処理と同じ電力を消費す
る場合には高速動作が可能になる。
訂正符号化回路を用いるとともに、パラレル処理を行な
う変調回路やスクランブル回路を用いているため、動作
速度を低速化することが可能となり、消費電力の減らす
ことができる。また、シリアル処理と同じ電力を消費す
る場合には高速動作が可能になる。
【図１】本発明の第１の実施形態の誤り訂正符号化回路
のブロック図、
のブロック図、
【図２】本発明の説明のための入力データの構成、
【図３】第１の実施形態の誤り訂正符号化回路における
演算式算出根拠を説明する図、
演算式算出根拠を説明する図、
【図４】第１の実施形態の誤り訂正符号化回路における
合成回路の回路図、
合成回路の回路図、
【図５】第１の実施形態の誤り訂正符号化回路の動作を
説明するためにシリアル構成とパラレル構成とを比較し
た図、
説明するためにシリアル構成とパラレル構成とを比較し
た図、
【図６】本発明の第２の実施形態における変調装置の構
成を示すブロック図、
成を示すブロック図、
【図７】第２の実施形態のＱＰＳＫマッピング回路の構
成を示す図、
成を示す図、
【図８】前記ＱＰＳＫマッピング回路の変換動作を示す
図、
図、
【図９】第２の実施形態の変調装置の動作を示すタイミ
ングチャート、
ングチャート、
【図１０】本発明の第３の実施形態における変調装置の
構成を示すブロック図、
構成を示すブロック図、
【図１１】スクランブル回路の構成を示すブロック図、
【図１２】第３の実施形態の変調装置におけるスクラン
ブラの演算式算出根拠を説明する図、
ブラの演算式算出根拠を説明する図、
【図１３】第３の実施形態の変調装置におけるスクラン
ブラを示すブロック図、
ブラを示すブロック図、
【図１４】本発明の第４の実施形態における変調装置の
構成を示すブロック図、
構成を示すブロック図、
【図１５】本発明の第５の実施形態における変調装置の
構成を示すブロック図、
構成を示すブロック図、
【図１６】従来の誤り訂正符号化回路の構成を示すブロ
ック図である。
ック図である。
105 合成回路 110〜113 D-FF 202 BCH符号化器 204 切り替え器 206 パラレル入力/パラレル出力ＱＰＳＫマッピング回
路 209〜210 パラレル/シリアル変換器 305〜306 ＱＰＳＫマッピング回路 402 BCH符号化器 404 切り替え器 406 パラレル処理スクランブラ 408 パラレル入力/パラレル出力ＱＰＳＫマッピング回
路 411〜412 パラレル/シリアル変換器 507、511、513、515 D-FF 503、509 排他的論理和回路 502、505 スイッチ 602 分離回路 605、606 BCH符号化器 609 合成回路 611 切り替え器 613 パラレル入力/パラレル出力ＱＰＳＫマッピング回
路 616、617 パラレル/シリアル変換器 702 分離回路 705、706 BCH符号化器 709、710 切り替え器 713、714 パラレル処理スクランブラ 717 合成回路 719 パラレル入力/パラレル出力ＱＰＳＫマッピング回
路 722、723 パラレル/シリアル変換器
路 209〜210 パラレル/シリアル変換器 305〜306 ＱＰＳＫマッピング回路 402 BCH符号化器 404 切り替え器 406 パラレル処理スクランブラ 408 パラレル入力/パラレル出力ＱＰＳＫマッピング回
路 411〜412 パラレル/シリアル変換器 507、511、513、515 D-FF 503、509 排他的論理和回路 502、505 スイッチ 602 分離回路 605、606 BCH符号化器 609 合成回路 611 切り替え器 613 パラレル入力/パラレル出力ＱＰＳＫマッピング回
路 616、617 パラレル/シリアル変換器 702 分離回路 705、706 BCH符号化器 709、710 切り替え器 713、714 パラレル処理スクランブラ 717 合成回路 719 パラレル入力/パラレル出力ＱＰＳＫマッピング回
路 722、723 パラレル/シリアル変換器
Claims (5)
- 【請求項１】 生成多項式を具現化するシフトレジスタ
と排他的論理和回路とから成る誤り訂正符号化回路のシ
フトレジスタによる複数ビット（Ｎビット）入力後の演
算結果を、パラレルに入力する複数ビット（Ｎビット）
を基に、１／Ｎ発のクロックで一度に算出する論理回路
を具備し、複数ビットの誤り訂正符号を１発のクロック
で算出することを特徴とする誤り訂正符号化回路。 - 【請求項２】 複数ビットの誤り訂正符号を１発のクロ
ックで算出するパラレル入力／パラレル出力誤り訂正符
号化回路と、複数のビットの変調信号点へのマッピング
を１発のクロックで行なうパラレル入力／パラレル出力
変調器とを具備することを特徴とする変調装置。 - 【請求項３】 前記パラレル入力／パラレル出力誤り訂
正符号化回路が、Ｉチャネル用及びＱチャネル用の２系
統の誤り訂正符号化回路を具備することを特徴とする請
求項２に記載の変調装置。 - 【請求項４】 前記パラレル入力／パラレル出力変調器
に入力する信号に対して、パラレル処理によりスクラン
ブルを掛けるパラレル入力／パラレル出力スクランンブ
ル回路を具備することを特徴とする請求項２または３に
記載の変調装置。 - 【請求項５】 前記パラレル入力／パラレル出力スクラ
ンンブル回路が、Ｉチャネル用及びＱチャネル用の２系
統のスクランブル回路を具備することを特徴とする請求
項４に記載の変調装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212188A JPH1041830A (ja) | 1996-07-24 | 1996-07-24 | 誤り訂正符号化回路とそれを用いた変調装置 |
| EP97305079A EP0821492A3 (en) | 1996-07-24 | 1997-07-10 | Error-correcting code generating circuit and modulator apparatus using the same |
| CA002210299A CA2210299A1 (en) | 1996-07-24 | 1997-07-14 | Error-correcting code generating circuit and modulator apparatus using the same |
| KR1019970034800A KR980013161A (ko) | 1996-07-24 | 1997-07-24 | 오류 정정 부호 발생 회로 및 이를 이용한 변조 장치(error-correcting code) |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212188A JPH1041830A (ja) | 1996-07-24 | 1996-07-24 | 誤り訂正符号化回路とそれを用いた変調装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1041830A true JPH1041830A (ja) | 1998-02-13 |
Family
ID=16618390
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8212188A Pending JPH1041830A (ja) | 1996-07-24 | 1996-07-24 | 誤り訂正符号化回路とそれを用いた変調装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0821492A3 (ja) |
| JP (1) | JPH1041830A (ja) |
| KR (1) | KR980013161A (ja) |
| CA (1) | CA2210299A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7336715B2 (en) | 2000-11-17 | 2008-02-26 | Robert Bosch Gmbh | Method for coded modulation taking account of the error sensitivity of the user data and encrypting said data after coding |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3485075B2 (ja) * | 2000-07-19 | 2004-01-13 | 日本電気株式会社 | 復号回路及びその復号方法 |
| CN105281873B (zh) * | 2015-11-09 | 2018-06-15 | 天津七一二通信广播股份有限公司 | 一种基于信道质量评估的位纠错方法 |
| CN112596676B (zh) * | 2020-12-23 | 2023-12-22 | 北京浪潮数据技术有限公司 | 一种状态评估方法、装置及设备 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3784743A (en) * | 1972-08-23 | 1974-01-08 | Bell Telephone Labor Inc | Parallel data scrambler |
| EP0341851A3 (en) * | 1988-05-12 | 1991-06-12 | Digital Equipment Corporation | Method and apparatus for interleaved encoding |
| US5168509A (en) * | 1989-04-12 | 1992-12-01 | Kabushiki Kaisha Toshiba | Quadrature amplitude modulation communication system with transparent error correction |
| JPH0345020A (ja) * | 1989-07-13 | 1991-02-26 | Canon Inc | 巡回符号処理回路 |
| JPH04213245A (ja) * | 1990-12-10 | 1992-08-04 | Sony Corp | スクランブル／デスクランブル回路 |
-
1996
- 1996-07-24 JP JP8212188A patent/JPH1041830A/ja active Pending
-
1997
- 1997-07-10 EP EP97305079A patent/EP0821492A3/en not_active Withdrawn
- 1997-07-14 CA CA002210299A patent/CA2210299A1/en not_active Abandoned
- 1997-07-24 KR KR1019970034800A patent/KR980013161A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7336715B2 (en) | 2000-11-17 | 2008-02-26 | Robert Bosch Gmbh | Method for coded modulation taking account of the error sensitivity of the user data and encrypting said data after coding |
Also Published As
| Publication number | Publication date |
|---|---|
| CA2210299A1 (en) | 1998-01-24 |
| EP0821492A3 (en) | 2001-03-07 |
| EP0821492A2 (en) | 1998-01-28 |
| KR980013161A (ko) | 1998-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100335604B1 (ko) | 병렬 리던던시 부호화 장치 | |
| US6947493B2 (en) | Dual phase pulse modulation decoder circuit | |
| EP1176727A2 (en) | Parallel punctured convolutional encoder | |
| WO1998053454A1 (fr) | Modulation et demodulation numeriques | |
| JP2004260863A (ja) | 符号分割多重接続移動通信システムの伝送率情報符号化／復号化装置及び方法 | |
| JPH11163826A (ja) | データを符号化する方法 | |
| US20050078021A1 (en) | Dual phase pulse modulation encoder circuit | |
| EP1322042B1 (en) | Convolutional encoding using a modified multiplier | |
| JP3167638B2 (ja) | ディジタル変調方法と復調方法及びディジタル変調回路と復調回路 | |
| WO1995008803A2 (en) | Programmable redundancy/syndrome generator | |
| JPH1041830A (ja) | 誤り訂正符号化回路とそれを用いた変調装置 | |
| JP6411880B2 (ja) | 誤り訂正符号化回路、誤り訂正復号化回路および方法 | |
| US11012181B2 (en) | Transmission apparatus and transmission method | |
| US7057538B1 (en) | 1/N-rate encoder circuit topology | |
| US20100299579A1 (en) | Methods and Systems for Error-Correction in Convolutional and Systematic Convolutional Decoders in Galois Configuration | |
| JP2007103988A (ja) | コーディング回路及びコーディング装置 | |
| JP2592978B2 (ja) | 畳み込み符号器 | |
| JP3264307B2 (ja) | 誤り訂正符号処理回路及びその構成方法 | |
| JP4202223B2 (ja) | ディジタル変調器 | |
| JP2751632B2 (ja) | 多値変復調通信システム及びその方法 | |
| KR100434364B1 (ko) | 직렬 가산기 | |
| JP2018198467A (ja) | 誤り訂正符号化回路、誤り訂正復号化回路および方法 | |
| JP2011147087A (ja) | 伝送装置、及び誤り訂正データの付加方法 | |
| KR20000043166A (ko) | 샘플링 클럭을 이용한 신드롬 계산장치 | |
| JP2005079873A (ja) | デジタルデータ信号の伝送方法、デジタルデータ信号の復号方法、デジタルデータ信号出力回路およびデジタルデータ信号復号回路 |