JP2006072843A - 半導体装置 - Google Patents
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Abstract
半導体装置
【課題】本発明は、情報を半導体装置内の記憶領域に格納し、その情報が外部に漏れないようにするための耐タンパー性の高い半導体装置を提供する。
【解決手段】本発明の半導体装置は、データを記憶する不揮発性の記憶手段2と、前記記憶手段2に記憶されたデータと、外部から入力手段5を介して入力されたデータとを用いて演算を行う演算手段3と、前記演算手段2による演算結果を出力する出力手段4とを一つの機能ブロック6として備え、前記記憶手段2の出力線は演算手段3にのみに接続される。
【選択図】 図1
【課題】本発明は、情報を半導体装置内の記憶領域に格納し、その情報が外部に漏れないようにするための耐タンパー性の高い半導体装置を提供する。
【解決手段】本発明の半導体装置は、データを記憶する不揮発性の記憶手段2と、前記記憶手段2に記憶されたデータと、外部から入力手段5を介して入力されたデータとを用いて演算を行う演算手段3と、前記演算手段2による演算結果を出力する出力手段4とを一つの機能ブロック6として備え、前記記憶手段2の出力線は演算手段3にのみに接続される。
【選択図】 図1
Description
本発明は、不揮発性記憶素子を有するロジック回路を備える半導体装置に関する。
近年、大規模な論理回路やマイコンなどと不揮発性のメモリコアを同一チップ上にレイアウトしたシステムLSIが数多く開発されている。低コストで多機能を実現するためにはひとつのチップの中に様々な機能ブロックを搭載することで、チップの個数を減らし組み立てコストを削減する方法が有効である。
また、近年LSI内部にプログラムやコードを格納する必要性や、パスワードなどの極秘情報を格納する必要性が多い。例えば、図8(a)に示すように、不揮発性記憶素子1を有する記憶部2と入出力部4とをLSI内部に備え、不揮発性記憶素子1に極秘情報を保持させている。これらのデータを単体のフラッシュメモリ等の不揮発性メモリに格納したのでは、商品を分解することで容易にそのデータを解読することができてしまう。このようなデータの漏洩を防ぐためにも不揮発性メモリをマイコンなどと混載する、あるいは、複数のチップをひとつのパッケージに収めるマルチ・チップ・パッケージという手法を用いて、不揮発性メモリと論理回路を一体化する方法がとられている。
最近ではこのように不揮発性メモリを単独で露出させないことで、データを解読されにくくしている。さらに不揮発性メモリのデータの入出力に規制を設けて、アクセス権限がない場合には、データの読み出しや書き込みができないように制限することによりデータの耐タンパー性を高めている。
このようなメモリへのアクセス制限を施すLSIの例としては特許文献1等に開示されたものがあげられる。特許文献1に開示された半導体装置を図8(b)に示す。同図(b)では、フラッシュメモリ6から読み出されたコードと、外部から入力されたコードとが一致した場合にのみ、トライステートバッファ4gを通してフラッシュメモリ6の読み出しが可能になるように構成されている。ここでは、不揮発性メモリのデータを読み出すためにアクセス権による認証機能を持たせている。
このように、従来のシステムLSIの内蔵するメモリを読み出すには特殊なコマンドや、特殊な操作を必要とし、権利を有さないものが不正に読み出しを行うことは非常に困難であった。
特開2000−215108号公報
しかしながら、近年、半導体装置の故障解析等に用いるプローブなどを用いれば、データバス線をモニタリングすることが可能であり、ここから得られた情報を元にメモリのデータを解読することが可能となりつつある。今後このような解析装置、解析技術の発展に伴い、それを悪用した犯罪行為も起こり得る。特に近年ICカード等には電子マネーの機能が搭載され、パスワードなどの情報が漏洩すると大きな問題となりうる。今後、外部からのこのような不正なデータ解析に対する耐タンパー性の高い情報保護機能が必要とされている。
本発明は、情報を半導体装置内の記憶領域に格納し、その情報が外部に漏れないようにするための耐タンパー性の高い半導体装置を提供することを目的とする。
上記目的を達成するため本発明の半導体装置は、データを記憶する不揮発性の記憶手段と、記憶手段に記憶されたデータと外部から入力されたデータとを用いて演算を行う演算手段と、前記演算手段による演算結果を出力する出力手段とを一つの機能ブロックとして備え、記憶手段の出力線は演算手段にのみに接続される。
この構成によれば、記憶手段に記憶された情報は演算手段にのみ出力され、記憶手段2に記憶された情報は外部に出力される経路がなく、演算手段の演算結果が外部へ出力される。不揮発記憶素子に記憶された情報がそのまま外部へ出ることを避けることができる。また、記憶手段に記憶された情報は、演算手段にのみに接続されるので、プローブを用いて不正にデータを解読しようとしても、データバス線をモニタリングするように簡単には読み出すことができないので、耐タンパー性が高い。
ここで、前記演算手段は前記記憶手段の直近に配置されるようにしてもよい。
この構成によれば、記憶手段から出力されるデータの配線距離が短く(例えば設計最小寸法の100倍以内)なるので、プローブを当てることを困難にする。
この構成によれば、記憶手段から出力されるデータの配線距離が短く(例えば設計最小寸法の100倍以内)なるので、プローブを当てることを困難にする。
ここで、前記半導体装置は、1つの前記記憶手段と1つの前記演算手段とをペアとし、複数のペアを備え、前記出力手段は複数の演算手段の演算結果に基づいた出力信号を出力するようにしてもよい。また、前記複数のペアは、機能ブロック内においてランダムに配置されるようにしてもよい。
この構成によれば、分散配置によって、鍵情報などの機密情報を、ランダムに配置された記憶手段に記憶させることにより、情報の記憶場所やその並び方が分からないようにすることができる。
ここで、前記記憶手段は、データを記憶する不揮発性記憶素子と、そのデータを保持するフリップフロップ回路とを有するようにしてもよい。
前記不揮発記憶素子を前記フリップフロップ回路のデータ保持部に接続することにより、フリップフロップ回路のデータを不揮発性記憶素子に記憶することも可能となる。 ここで、前記演算手段は、組み合わせ回路であってもよい。また、前記演算手段は、論理積回路、論理和回路、排他的論理和回路、否定回路の何れか1つまたは2つ以上の組み合わせであってもよい。
前記不揮発記憶素子を前記フリップフロップ回路のデータ保持部に接続することにより、フリップフロップ回路のデータを不揮発性記憶素子に記憶することも可能となる。 ここで、前記演算手段は、組み合わせ回路であってもよい。また、前記演算手段は、論理積回路、論理和回路、排他的論理和回路、否定回路の何れか1つまたは2つ以上の組み合わせであってもよい。
この構成によれば、入力状態に応じて出力の変化する組み合せ回路で構成され、その一部の情報を不揮発性記憶素子に記憶することにより、組み合せ回路の出力を保持したり、記憶された情報を用いて演算したりすることが可能となる。
ここで、前記演算手段は、順序回路であってもよい。
この構成によれば、順序回路の一部の情報を不揮発性記憶素子に記憶することにより、ある時点の回路状態を保持することが可能となる。
この構成によれば、順序回路の一部の情報を不揮発性記憶素子に記憶することにより、ある時点の回路状態を保持することが可能となる。
ここで、前記複数のペアに属する複数の記憶手段は、鍵情報を記憶し、前記複数のペアに属する複数の演算手段は、暗号化または復号化回路を形成するようにしてもよい。 この構成によれば、暗号処理に用いる鍵情報をランダムに配置された不揮発性記憶素子に記憶させ、入力されたデータに対して処理結果のみを出力することにより、鍵情報を秘匿することができる。この場合、鍵情報はあらかじめ分散された記憶手段に記憶されているため、外部から入力する必要がなく、また、鍵情報自体は外部へ出力されないので、出力手段には鍵情報は現れない。このため出力手段をモニターして鍵情報を盗聴する手法から情報を守ることが可能となる。
ここで、前記複数のペアに属する複数の記憶手段は、認証情報を記憶し、前記複数のペアに属する複数の演算手段は、認証回路を形成してもよい。
この構成によれば、分散された記憶手段に認証情報を秘匿することができる。
この構成によれば、分散された記憶手段に認証情報を秘匿することができる。
ここで、前記複数のペアに属する複数の演算手段は、比較回路を形成し、前記複数のペアに属する複数の記憶手段は、比較の基準となる基準情報を記憶し、前記出力手段は、比較回路による比較結果を出力するようにしてもよい。
この構成によれば、分散された記憶手段に認証情報を秘匿することができる。
ここで、前記記憶手段は、強誘電体キャパシタを含むようにしてもよい。
この構成によれば、不揮発性記憶素子のセルサイズを小さくすることができ、ランダムに配置することをより容易にすることができる。
ここで、前記記憶手段は、強誘電体キャパシタを含むようにしてもよい。
この構成によれば、不揮発性記憶素子のセルサイズを小さくすることができ、ランダムに配置することをより容易にすることができる。
ここで、前記記憶手段は、磁気変調型メモリ、相変化型メモリ、抵抗変化メモリおよびフローティング・ゲート電極を用いた電気的に書き換え可能なメモリの何れかであってもよい。
以上のように本発明の半導体装置によれば、特に重要なデータについて半導体装置にに混載した不揮発の記憶手段に格納することで、非常に安全性の高いデータの保管が可能となるなどの大きな効果を得ることができる。
図1は、本発明の実施の形態における半導体装置における論理ブロックの構成を示すブロック図である。
本発明の実施の形態における半導体装置における論理ブロック6は、データを記憶する不揮発性の記憶手段2と、記憶手段2に記憶されたデータと入力手段5を介して外部から入力されたデータとを用いて演算を行う演算手段3と、演算手段3による演算結果を出力する出力手段4とを一つの機能ブロックとして備えており、記憶手段2の出力線は演算手段3にのみに接続されている。
この構成によれば、記憶手段2に記憶された情報は演算手段3にのみ出力され、記憶手段2に記憶された情報は外部に出力される経路がなく、演算手段3の演算結果が外部へ出力される。不揮発記憶素子1に記憶された情報がそのまま外部へ出ることを避けることができる。また、記憶手段2に記憶された情報は、演算手段3にのみに接続されるので、プローブを用いて不正にデータを解読しようとしても、データバス線をモニタリングするように簡単には読み出すことができないので、耐タンパー性が高い。
特に、演算手段3を記憶手段2の直近に配置することにより、記憶手段2から出力されるデータの配線距離を短くでき、プローブを当てることをより困難にすることができる。例えば、データの配線距離を設計最小寸法の100倍以内とするとよい。
本発明の実施の形態における半導体装置における論理ブロック6は、データを記憶する不揮発性の記憶手段2と、記憶手段2に記憶されたデータと入力手段5を介して外部から入力されたデータとを用いて演算を行う演算手段3と、演算手段3による演算結果を出力する出力手段4とを一つの機能ブロックとして備えており、記憶手段2の出力線は演算手段3にのみに接続されている。
この構成によれば、記憶手段2に記憶された情報は演算手段3にのみ出力され、記憶手段2に記憶された情報は外部に出力される経路がなく、演算手段3の演算結果が外部へ出力される。不揮発記憶素子1に記憶された情報がそのまま外部へ出ることを避けることができる。また、記憶手段2に記憶された情報は、演算手段3にのみに接続されるので、プローブを用いて不正にデータを解読しようとしても、データバス線をモニタリングするように簡単には読み出すことができないので、耐タンパー性が高い。
特に、演算手段3を記憶手段2の直近に配置することにより、記憶手段2から出力されるデータの配線距離を短くでき、プローブを当てることをより困難にすることができる。例えば、データの配線距離を設計最小寸法の100倍以内とするとよい。
図2は、本発明の別の実施の形態における半導体装置内に形成される論理回路ブロックの構成例を示すブロック図である。同図は図1に示した記憶手段2と記憶手段3をペアとして、複数のペアを備える構成を示している。この論理回路ブロック6は、記憶部2a、2b、・・・、2nと、演算部3a、3b、・・・、3nと、出力部4、入力部5と、書き込み制御部7とを備える。
記憶部2aと演算部3aはペアである。記憶部2aは、書き込み制御部7によって1ビットのデータが書き込まれる不揮発性素子を内部に有し、保持しているデータを演算部3aに出力する。記憶部2aの出力線は演算部3aにのみに接続されている。これにより記憶部2aのデータがそのまま外部へ出ることがない。
演算部3aは、記憶部2aの直近に配置され、記憶部2aからのデータと入力部5からのデータとを用いて演算を行う。この演算は、例えば論理回路ブロックが認証処理用である場合、入力部5から各演算部に1ビットずつ被認証データが入力され、各演算部は、例えば排他的論理和をとることにより被認証データと認証情報が一致するか判定することになる。
記憶部2bと演算部3b、・・・、記憶部2nと演算部3nもペアであり、同様である。
出力部4は、各演算部の演算結果に基づいて出力信号を生成し出力する。この出力信号は、例えば論理回路ブロックが上記の認証処理用である場合、全ての演算部の演算結果の論理和となる。つまり全ての演算部の演算結果が0(一致)である場合に、0(一致)する旨を出力する。
出力部4は、各演算部の演算結果に基づいて出力信号を生成し出力する。この出力信号は、例えば論理回路ブロックが上記の認証処理用である場合、全ての演算部の演算結果の論理和となる。つまり全ての演算部の演算結果が0(一致)である場合に、0(一致)する旨を出力する。
書き込み制御部7は、各記憶部内の不揮発性記憶素子にデータを書き込む制御を行う。
図3は、上記複数のペアが分散配置された一例を示す図である。同図は、半導体装置内の論理回路ブロックの物理的なレイアウトを模式的に示している。同図のように、各ペアは、ランダムな位置に分散配置される。これにより、データの記憶場所やその並び方を隠蔽している。
図3は、上記複数のペアが分散配置された一例を示す図である。同図は、半導体装置内の論理回路ブロックの物理的なレイアウトを模式的に示している。同図のように、各ペアは、ランダムな位置に分散配置される。これにより、データの記憶場所やその並び方を隠蔽している。
図4Aは、記憶部の構成例を示すブロック図である。同図の記憶部2は、不揮発性記憶素子1とフリップフロップ(以下、FFと略す。)1aとからなる。FF1aは、不揮発性記憶素子1からのデータを保持することにより、信号レベルを向上させる。また、書き込み制御部7の制御によって、FF1aに保持されたデータを不揮発性記憶素子1に書き込むことも可能である。
図4Bは、記憶部2(記憶手段2)の回路構成の一例を示す。同図の記憶部2は、インバータ1001a、1001b、トランジスタ1002a、1002b、1003a、1003b、強誘電体キャパシタ1004a、1004bとから構成される。2つのインバータ1001a、1001bからなるラッチ回路はFFを構成し、制御信号SAEにより出力が制御される。このFFの一端とビット線BL1とが接続され、FFの他端と反転ビット線BL2とが接続される。トランジスタ1002a、1002bは、クロック信号CL1、クロック信号CLKによりそれぞれオンオフされる。トランジスタ1003a、1003bは、制御信号SSによってそれぞれオンオフされる。強誘電体キャパシタ1004a、1004bは不揮発性記憶素子1を構成する。強誘電体キャパシタ1004a、1004bの一端はトランジスタ1002a、1002bにそれぞれ接続され、他端は制御信号線CPと接続される。
図4Cは、図4Bに示した記憶部2の動作タイムチャート図である。同図ではアクセスされていない通常動作(Normal)、強誘電体キャパシタ1004a、1004bにデータを書き込み動作(Write)、電源オフ時(Power Off)、読み出し動作(Read)に分けてある。 通常動作(Normal)では、SS信号がローレベルであることにより、トランジスタ1003a、1003bはオフになり、FFは通常のD−フリップフロップとして動作する。つまり、FFは、クロック信号CLKに同期してD入力端子のデータをラッチし、クロック信号CL1に同期してQバー(Qの反転出力)出力端子から出力する。
書き込動作(Write)は、書き込み制御部7の制御によって、クロック信号CLKをローレベル、クロック信号CL1をハイレベルにすることによりトランジスタ1002bをオフ、トランジスタ1002aをオンにする。このときFFは、書き込み制御部7からQバー端子に入力されるデータ、あるいは既に保持しているデータを保持し、トランジスタ1003a、1003b(SS信号によりオン)を介してFFの両端の電圧が、強誘電体キャパシタ1004a、1004bに印加され、さらにCP信号がローレベルになることにより、強誘電体キャパシタ1004a、1004bにデータが書き込まれる。
電源オフ時(Power Off)には、強誘電体キャパシタ1004a、1004bは書き込まれたデータを保持する。
読み出し動作(Read)では、クロック信号CLKおよびクロック信号CL1を共にローレベル、SS信号、CP信号をハイレベルにすることにより、強誘電体キャパシタ1004a、1004bに保持されたデータ(分極による電位差)がFFの両端に入力され、FFにデータが保持される。クロック信号CL1がハイレベルになったとき、FFのデータ(BL2)がQバーから出力される。
読み出し動作(Read)では、クロック信号CLKおよびクロック信号CL1を共にローレベル、SS信号、CP信号をハイレベルにすることにより、強誘電体キャパシタ1004a、1004bに保持されたデータ(分極による電位差)がFFの両端に入力され、FFにデータが保持される。クロック信号CL1がハイレベルになったとき、FFのデータ(BL2)がQバーから出力される。
図5は、記憶部の他の回路構成例を示すブロック図である。同図の記憶部は、図4Bと比べて、D3、D4端子に接続された2つの強誘電体キャパシタが追加されている点と、Dout端子にインバータ回路が接続されている点が主に異なっている。異なる点を中心に説明する。D3、D4端子に接続された2つの強誘電体キャパシタは、D1、D2端子に接続された2つの強誘電体キャパシタと並列に不揮発性記憶素子として備えるのではなく、D1、D2端子に接続された2つの強誘電体キャパシタに対する負荷容量として機能する。この負荷容量としての強誘電体キャパシタの分極は、読み出し前後で反転しない方向とする。つまり読み出し後の2つの負荷容量の分極が異なる方向を向くことはない。これにより、D1、D2端子に接続された2つの強誘電体キャパシタがインプリント(分極の焼き付き)により分極ヒステリシスの歪みが生じても、負荷容量の分極ヒステリシスの歪みは一様となり、安定した読み出しが可能となる。
また、Dout端子に接続されているインバータ回路は、データ出力を負論理ではなく正論理で出力するためである。
以上のように構成された本発明の実施の形態における半導体装置について、具体的な適用例を説明する。
以上のように構成された本発明の実施の形態における半導体装置について、具体的な適用例を説明する。
図6は、論理回路ブロックを暗号処理に適用した場合のブロック図である。同図の暗号処理回路ブロック6aにおいて、複数の記憶部2a〜2nは、鍵情報を分散して記憶する。図中の鍵1〜鍵nは、nビットの鍵情報の各ビットを表す。複数の演算部3a〜3nは、暗号化または復号化回路を形成する。図中の演算1〜演算nは、暗号処理中のビット演算を分散したものである。入出力部4aは、入力部5から入力される平文または暗号文のビット入れ替えや、各演算部からの演算結果のビット入れ替えなどを行うことにより暗号文または平文を生成して出力する。
このように鍵情報は、ランダムに分散して配置された複数の記憶部に分散して記憶され、入出力部4aは、入力されたデータに対して処理結果のみを出力することにより、鍵情報を秘匿することになる。この場合、鍵情報はあらかじめ暗号処理回路ブロックの中に記憶されているため、外部から入力する必要がなく、また、鍵情報自体は外部へ出力されないので、暗号処理回路の入出力部には鍵情報は現れない。このため入出力部をモニターして鍵情報を盗聴する手法から情報を守ることが可能となる。
図7は、論理回路ブロックを認証処理に適用した場合のブロック図である。同図の認証処理回路ブロック6bにおいて、複数の記憶部2a〜2nは、認証情報を分散して記憶する。図中の認1〜認nは、nビットの認証情報の各ビットを表す。複数の演算部3a〜3nは、認証回路を形成する。図中の演算1〜演算nは、認証処理中のビット比較を分散したものであり、例えば排他的論理和である。入出力部4aは、入力部5から入力される被認証データを各演算部に分散して出力し、各演算部の比較結果が全て一致であれば、被認証データが正当であると認証した旨を出力する。各演算部の比較結果が1つでも不一致であれば、被認証データが不当であると旨を出力する。
このように認証情報も上記の鍵情報と同様に、外部へ出力されないので、入出力部には認証情報は現れない。このため入出力部をモニターして認証情報を盗聴する手法から情報を守ることが可能となる。
(その他の変形例)
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は上記の実施の形態に限定されないのはもちろんである。
なお、本発明を上記の実施の形態に基づいて説明してきたが、本発明は上記の実施の形態に限定されないのはもちろんである。
以下のような場合も本発明に含まれる。
(1)不揮発性記憶素子の例として強誘電体を用いた強誘電体メモリについて説明してきたが、電気的に消去可能なプログラマブルメモリ(EEPROM:electrically erasable programmable ROM)や磁気抵抗メモリ(MRAM:magneto-resistive random-access memory)、相変化メモリ(OUM:Ovonic Unified Memory )、抵抗変化メモリ(RRAM:resisitance RAM)など、その他の不揮発性メモリであってもよい
(2)半導体装置として特定の処理を行う論理回路について説明してきたがマイコンやFPGAのように処理内容をソフトウェアで変更できる回路であってもよい。
(1)不揮発性記憶素子の例として強誘電体を用いた強誘電体メモリについて説明してきたが、電気的に消去可能なプログラマブルメモリ(EEPROM:electrically erasable programmable ROM)や磁気抵抗メモリ(MRAM:magneto-resistive random-access memory)、相変化メモリ(OUM:Ovonic Unified Memory )、抵抗変化メモリ(RRAM:resisitance RAM)など、その他の不揮発性メモリであってもよい
(2)半導体装置として特定の処理を行う論理回路について説明してきたがマイコンやFPGAのように処理内容をソフトウェアで変更できる回路であってもよい。
本発明は、データの不正な解読を困難にし、耐タンパー性の高い半導体集積回路、その再構成方法およびプログラミング方法に適している。
2 記憶手段2
3 記憶手段
2a、2b、・・・、2n 記憶部
3a、3b、・・・、3n 演算部
4 出力部
5 入力部
6 論理回路ブロック
7 書き込み制御部
1001a インバータ1001a
1001b インバータ1001b
1002a スイッチトランジスタ1002a
1002b スイッチトランジスタ1002b
1003a スイッチトランジスタ1003a
1003b スイッチトランジスタ1003b
1003a 強誘電体1003a
1003b 強誘電体1003b
3 記憶手段
2a、2b、・・・、2n 記憶部
3a、3b、・・・、3n 演算部
4 出力部
5 入力部
6 論理回路ブロック
7 書き込み制御部
1001a インバータ1001a
1001b インバータ1001b
1002a スイッチトランジスタ1002a
1002b スイッチトランジスタ1002b
1003a スイッチトランジスタ1003a
1003b スイッチトランジスタ1003b
1003a 強誘電体1003a
1003b 強誘電体1003b
Claims (14)
- 半導体装置であって、
データを記憶する不揮発性の記憶手段と、
前記記憶手段に記憶されたデータと外部から入力されたデータとを用いて演算を行う演算手段と、
前記演算手段による演算結果を出力する出力手段とを一つの機能ブロックとして備え、
前記記憶手段の出力線は前記演算手段にのみに接続される
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
前記演算手段は前記記憶手段の直近に配置される
ことを特徴とする半導体装置。 - 請求項1記載の半導体装置であって、
1つの前記記憶手段と1つの前記演算手段とをペアとし、複数のペアを備え、
前記出力手段は複数の演算手段の演算結果に基づいた出力信号を出力する
ことを特徴とする半導体装置。 - 請求項3記載の半導体装置であって、
前記演算手段は前記記憶手段の直近に配置される
ことを特徴とする半導体装置。 - 請求項3記載の半導体装置であって、
前記複数のペアは、機能ブロック内においてランダムに配置される
ことを特徴とする半導体装置。 - 請求項1から5の何れかに記載の半導体装置であって、
前記記憶手段は、データを記憶する不揮発性記憶素子と、そのデータを保持するフリップフロップ回路とを有することを特徴とする半導体装置。 - 請求項1から5の何れかに記載の半導体装置であって、
前記演算手段は、組み合わせ回路であることを特徴とする半導体装置。 - 請求項1から5の何れかに記載の半導体装置であって、
前記演算手段は、順序回路であることを特徴とする半導体装置。 - 請求項1から5の何れかに記載の半導体装置であって、
前記演算手段は、論理積回路、論理和回路、排他的論理和回路、否定回路の何れか1つまたは2つ以上の組み合わせであることを特徴とする半導体装置。 - 請求項3から5の何れかに記載の半導体装置において、
前記複数のペアに属する複数の記憶手段は、鍵情報を記憶し
前記複数のペアに属する複数の演算手段は、暗号化または復号化回路を形成する
ことを特徴とする半導体装置。 - 請求項3から5の何れかに記載の半導体装置において、
前記複数のペアに属する複数の記憶手段は、認証情報を記憶し、
前記複数のペアに属する複数の演算手段は、認証回路を形成する
ことを特徴とする半導体装置。 - 請求項3から5の何れかに記載の半導体装置において、
前記複数のペアに属する複数の演算手段は、比較回路を形成し、
前記複数のペアに属する複数の記憶手段は、比較の基準となる基準情報を記憶し、
前記出力手段は、比較回路による比較結果を出力する
ことを特徴とする半導体装置。 - 請求項1から12の何れかに記載の半導体装置において、
前記記憶手段は、強誘電体キャパシタを含む
ことを特徴とする半導体装置。 - 請求項1から12の何れかに記載の半導体装置において、
前記記憶手段は、磁気変調型メモリ、相変化型メモリ、抵抗変化メモリおよびフローティング・ゲート電極を用いた電気的に書き換え可能なメモリの何れかである
ことを特徴とする半導体装置。
Priority Applications (3)
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KR101861991B1 (ko) * | 2010-01-20 | 2018-05-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 신호 처리 회로 및 신호 처리 회로를 구동하기 위한 방법 |
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KR101861991B1 (ko) * | 2010-01-20 | 2018-05-30 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 신호 처리 회로 및 신호 처리 회로를 구동하기 위한 방법 |
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Publication number | Publication date |
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