CN1402848A - 具有加密的微处理装置 - Google Patents
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Abstract
一种微处理装置，包括一条用于在功能单元(1，2，3)之间传送数据的数据总线(4)。在总线侧，每个单元包括一个加密/解密单元(11，21，31)，这些单元由随机数发生器(6)同步地控制。这种装置能防止对经所述数据总线传送的数据的监视，从而实现相当高级别的安全性，同时只适当地增加了电路的复杂程度。
Description
本发明涉及一种带微处理器和外围单元的微处理装置，微处理器和外围单元通过数据总线相连。该总线的终端侧接线配置了密码单元。
这种能对经数据总线传送的数据进行加密的微处理装置通常用于需严格保密的应用。例如，在某些移动数据载体卡、也即“芯片卡”中将这种微处理装置用作控制电路。该微处理装置的数据存储器可存储个人数据、货币值，或是存储由读取器读出、并能使功能单元免遭非授权访问操作的访问授权。
由于在这种微处理装置中的数据通信涉及那些未经授权不能访问的保密数据，所以需要适当的保护措施。通常利用探测的方法—在相应的电路部分和线路上放置一些细针以便在操作期间分接出已处理过的信号流—便能实现对该装置数据的存储器进行非授权访问或监视该装置中的数据通信。由于相当大的寄生电容，所以在该电路中驱动总线所需的电流消耗也会随之增加。借助于特征电流分布，总线访问的操作在外部是可见的。所以，能够用这一点来推断出该电路的内部操作步骤，在某些情况下甚至可以用来确定某一密码单元的密钥。
在DE 196 42 560 A1中对有关防止非授地权访问芯片卡的微控制器的数据存储器内容的保护措施作了阐述。所述数据存储器用加密的形式存储那些保密数据。在存储器与CPU之间的数据路径包括一个解密装置，以便在该CPU中能够处理已解密的原始数据。当将该数据写回所述存储器时，数据被再次加密。在另一实施方案中，所述加密和解密操作分两个阶段执行。因此，在该存储器及其外围单元侧以及所述CPU侧分别设置加密和解密子单元。
问题在于，根据不同的实施方案，不管是以完全解密的形式还是以部分解密的形式在所述数据总线上均存在数据通信。而探测的应用将使得对该总线上的数据通信的监视变得相对简单。另外，为了有效防止非授权访问，采用诸如机械等附加方法将是必要的。
本发明的目的是要讲述一种具有高安全性、能防止非授权地监视芯片内部操作的微处理装置。
本发明用一种微处理装置来实现此目的，该装置包括：一个中央处理单元和至少一个经数据总线彼此相连的外围单元；第一密码单元，该单元设置在所述外围单元中并与所述数据总线相连；第二密码单元，该单元设置在所述中央处理单元中并也与所述数据总线相连；以及一个用于产生一系列数值的随机数发生器，该装置与第一和第二密码单元相连，用于提供所述数值，而根据该随机数发生器产生的这些数值便能控制第一和第二密码单元的密码操作。
本发明涉及对由微处理装置的功能单元向数据总线输出的数据通信进行加密，以及在接收单元的输入端再对其进行解密。加密和解密均由随机数发生器控制，这样，便不能肯定地预见所述加密和解密方法的相应工作状态。由此提供了经数据总线进行数据通信的安全性。这意味着，不再需要额外增设一些必要的机械装置来保护总线免受探针影响。对所述加密/解密方法的随机控制会产生相应的随机电流分布，因此不可能对经过所述总线传送的数据通信再以这种方式进行监测。
理论上，本发明能用于其中央处理单元(CPU)通过总线与包括存储器在内的外围单元进行数据及地址交换的任何微处理器系统。该装置既能分立设计，也能整体地集成在单个半导体芯片—“微控制器”—上。
特别是，所述用于控制加密/解密的随机数按时钟同步地供给各单元。为此，用一条时钟线路连接所有的加密/解密单元。而且，这些单元还通过一条传送所述随机数的线路彼此相连。为了提高安全性，建议使用机械屏蔽方法以防止探针对上述两条线路的影响。但该总线中其他的许多数据线则无须保护。
还可以将所述作为密钥的随机数通过总线和一条控制线路传给密码单元。这样就不再需要独立的线路5。所以，不但允许数据总线，而且还允许控制信号—“总线状态”—以加密的形式进行传送。
所述加密/解密单元还优选地包括一个带反馈的移位寄存器，该寄存器由通用时钟信号和连续产生的随机数控制。所述移位寄存器其输出端的数据字与将要输出给总线或从总线接收的数据字进行逻辑组合，例如进行异或运算。该移位寄存器的反馈最好为线性。
下面将利用附图中的实施例对本发明作更详细的阐述。图中所示为一个CPU、一个存储器和一个外围单元的示意图，这些部件均整体地集成在一个微控制器上。
图中所示的微控制器包括一个中央处理单元CPU1、一个存储器2和一个外围单元3。例如，外围单元3可以是输入/输出电路板。微控制器的所有这些元件均被集成在一个单独的硅片上。CPU1负责数据的控制和运算功能，存储器2则包含临时存储或永久存储的数据，外围单元3承担分配给他的相应功能。通常，所述微控制器还包括其他一些功能单元。数据经数据总线4在这些单元之间进行交换。数据总线包括多条能并行传送数据的线路。该总线还包括用于控制所述数据传送的相应的控制线路。密码单元11、21、31设置在单元1、2、3朝向数据总线方向的输入和输出端。经数据总线的线路输入或输出到相应单元的数据流由相应的密码单元进行解密或加密。
例如，CPU1向存储器2请求一个数据字。并将该数据字从存储器2的相应存储器单元中读出，缓存于寄存器211中。密码单元21的内部电路将该数据字加密并输出给总线4。CPU1的密码单元11接收该数据字，以便对其进行解密并将其缓存于寄存器111中。当该数据字在总线4上从存储器2向CPU1传送时，只可使用已加密的数据项。在单元21和11中依据随机数发生器6产生的随机数执行加密和解密，所述随机数发生器的输出经线路5与单元21、11相连。利用单元21、11产生的时钟CLK，通过线路7将随机数按时钟同步地供给单元21、11。随机数发生器5产生一个(伪)随机的比特序列，并利用时钟CLK将其按时钟同步的供给密码单元21、11。
用随机的加密和解密控制能有效防止非授权的数据读取，从而提高经总线4传送数据值的安全性。这种同步控制确保了在相同的时间间隔内发送和接收单元中加密和解密的步骤是并协的。这种加密的随机性意味着：即使是重复发送数据，总线上也会出现一个不同的比特样式。该芯片上的电流分布会因此呈现出时间上的无关联性和随机性，即便根据总线上不充电的高容性负载能够从外部对该电流分布做出相当准确的测量。这意味着在企图读取时，所述电流分布不能再作为识别微控制器的任何切换状态的特征。
为进一步提高安全性，只要再对用于传送随机数和加密/解密时钟的线路5和7进行保护以使其免受所述探针的影响和探测就足够了。为此，已知的常规方法均能使用。例如，可以在这些线路的外面再覆盖一层，如果将该层去掉便会使这些线路遭到破坏而并不能再使用。
所有这三个加密/解密单元11、21、31均采用相似的设计。举例只对单元11作更详细的说明。在CPU1侧的寄存器111用于缓存那些CPU正要接收或发送的数据字。在通向所述数据总线的接线侧为总线的每条数据线提供一个逻辑连接。在所示例中，所述逻辑连接是112、113、114、115的异或逻辑连接。每个所述异或门其输入和输出之一与数据总线的一条线路相连；而另一输入则与譬如带线性反馈的移位寄存器116的各一个输出相连。移位寄存器116的输入侧与时钟线路7和传送随机数的线路5相连。当时钟CLK产生时钟控制时，随机数发生器6产生的随机数经线路5连续地供给带反馈的移位寄存器116。该移位寄存器116的反馈负责在每个时钟脉冲内在其输出端均能提供一个不同的数据字，该数据字通过异或门112、...115与相应的、将要向总线4输出或将要从总线4接收的数据字进行逻辑组合。开始时用相同的值对这些移位寄存器进行初始化。由于其他密码单元21、31的设计相似，且它们的外部接线也以相应的方式连接，所以经总线4传送的数据字在发送点和接收点处被加密，或并协地进行相应的解密。所述加密和解密彼此对称。理论上，所述移位寄存器116也可以不带反馈。反馈只是提高了保护性。基于原始多项式的线性反馈适用于所述反馈。根据并行性而把所述移位寄存器的相应多的比特用于加密。在发送和接收侧利用相同的随机数按时钟同步地执行所述的加密和解密。传输因对称的加密而没有意义。
所述用于产生随机数和时钟的电路费用，以及带线性反馈的移位寄存器、输入/输出寄存器和所述异或门的电路费用被证明是合理的。这在防止非授权地监视经总线传送的数据以及非授权地测量所述电流分布方面的安全性却有明显提高。
Claims (8)
1.一种微处理装置，其包括：
-一个中央处理单元(1)和至少一个通过总线(4)彼此相连的外围单元(2，3)，
-第一密码单元(21，31)，该单元设置在外围单元(2，3)中，并与总线(4)相连，
-第二密码单元(11)，该单元设置在中央处理单元(1)中，并与总线(4)相连，以及
-一个用于产生一系列随机值的随机数发生器(6)，为了产生所述数据值，该发生器与第一和第二密码单元(21，31；11)相连，其中
-根据所述随机数发生器(6)产生的数据值能控制所述第一和第二密码单元(21，31；11)的密码操作。
2.根据权利要求1的微处理装置，
其特征在于：用于产生时钟信号(CLK)的接线，该信号能够按时钟同步地控制所述第一和第二密码单元(21，31；11)。
3.根据权利要求1或2的微处理装置，
其特征在于：操作中，所述第一和第二密码单元(21，31；11)构成一对，其中一个为加密装置，相应地另一个为解密装置。
4.根据权利要求1~3之一的微处理装置，
其特征在于：所述密码单元(11，21，31)之一包括：
-一个带反馈的移位寄存器(116)，所述随机数发生器(6)能够将产生的数据值提供给该移位寄存器，以及
-多条数据信号通道，其分别包括一个组合逻辑元件(112，113，114，115)，该元件的输入侧与信号通道以及所述带反馈的移位寄存器(116)的输出相连，其输出侧与这些信号通道中的一条相连。
5.根据权利要求4的微处理装置，
其特征在于：所述移位寄存器(116)具有线性反馈。
6.根据权利要求1~5之一的微处理装置，
其特征在于：所述中央处理单元(1)和外围单元(2，3)被整体地集成为一个集成电路。
7.根据权利要求1~6之一的微处理装置，
其特征在于：所述外围单元(2)包括一个存储单元阵列。
8.根据权利要求1~7之一的微处理装置，
其特征在于：布置在移动数据载体中。
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