CN202650015U - 用于经加密存储器存取的系统 - Google Patents

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Abstract

本实用新型涉及一种用于经加密存储器存取的系统。在一个方面中，所述系统包含：处理器，其经配置以用于产生受保护存储器位置的存储器地址；加密模块，其耦合到所述处理器且经配置以用于使用加密过程来加密数据，所述加密过程是通过所述存储器地址的至少一部分初始化的；以及存储器控制器，其耦合到所述加密模块以用于将所述经加密数据写入到所述受保护存储器位置。

Description

用于经加密存储器存取的系统
技术领域
本实用新型一般来说涉及电子装置，且更明确地说涉及经加密存储器。 
背景技术
越来越多多的装置包括数字存储器。举例来说，智能电话、蜂窝电话、机顶盒、全球定位系统(GPS)接收器、销售点系统和计算机都使用数字存储器。这些装置可存储各种个人数据和其它敏感信息。因此，对保护存储于这些装置中的信息的需要一直在增长。 
解决与数字存储器和/或包括数字存储器的装置有关的安全问题的一种尝试是加密数字存储器。一些常规加密方法强制实施数据大小限制或次序限制。举例来说，一些加密方法将存储器存取限制到固定大小(例如，所有存储器存取均为128位)或需要以相同次序(例如，数据链)来处理数据。其它常规加密方法可招致大的处理开销，此可降低存储器存取的带宽。使用常规技术来加密数字存储器的一个缺点是存储器存取可以是随机的。举例来说，存取存储器的次序可以是随机的，且正存取的存储器的大小(例如，字节、字等)可以是随机的。 
实用新型内容
一种加密模块，所述加密模块可接收存储器地址和待写入到所述存储器地址中的数据值。所述数据值可使用存储器地址作为用于加密过程的初始值来加密。所述数据值可接着存储于所述存储器中所述存储器地址处。 
在一些实施方案中，一种系统包括经配置以用于产生受保护存储器位置的存储器地址的处理器。所述系统还包括加密模块，所述加密模块耦合到所述处理器且经配置以用于使用加密过程来加密数据，所述加密过程是通过所述存储器地址的至少一部分初始化的。所述系统还包括存储器控制器，所述存储器控制器耦合到所述加密模块用于将所述经加密数据写入到所述受保护存储器位置。 
在另一实施方案中，所述加密模块进一步经配置以将预定义值存储于所述存储器地 址的四个最低有效位中，其中所述预定义值包含具有四个0或四个1的值。 
在另一实施方案中，所述加密模块进一步经配置以将预定义值存储于所述存储器地址的一个或一个以上位中。 
在另一实施方案中，所述加密模块进一步经配置以：在初始化所述加密过程之前，加扰所述存储器地址；以及使用伪随机值来加密所述经加扰存储器地址。 
所述加密/解密过程的特定实施方案提供以下优点中的一者或一者以上：1)无数据大小限制地加密/解密存储器存取；2)无次序限制地加密/解密存储器存取；3)用于经加密/经解密存储器存取的经改进带宽；以及4)在不需要来自用户的初始值的情况下加密/解密数据。 
在附图及下文描述中中将阐明一个或一个以上所揭示实施方案的细节。依据所述描述、图式及权利要求书，其它特征、方面及优点将变得显而易见。 
附图说明
图1是用于加密/解密数据的实例系统的概念框图。 
图2是实例加密/解密处理器的概念框图。 
图3图解说明示范性存储器。 
图4A是用于加密数据的示范性过程的流程图。 
图4B是用于解密数据的示范性过程的流程图。 
图5A到图5B是实例时序图。 
图6是实例加密/解密处理器的概念框图。 
具体实施方式
图1是用于加密数据的实例系统100的概念框图。实例系统100可以是微控制器架构，其包括微处理器核心102、DMA控制器104、LCD控制器106、存储器控制器108、芯片上存储器110、中断控制器112、加密/解密处理器114、系统总线矩阵116和多路复用器118。 
微处理器核心102可以是任何适当的微处理器核心。举例来说，所述微处理器核心可以是基于ARM的核心或数字信号处理器(DSP)核心。微处理器核心102可经由DMA控制器104和LCD控制器106与外部装置通信。举例来说，微处理器核心102可经由 LCD控制器106来控制LCD显示器，且可经由DMA控制器104从外部存储器装置(例如，芯片外快闪存储器装置、帧缓冲器、硬驱动器、存储器映射端口等)读取/写入数据。 
微处理器核心102、DMA控制器104和LCD控制器106可经由存储器控制器108与外部装置交互。举例来说，LCD控制器106可使用存储器控制器108将数据写入到帧缓冲器中，且DMA控制器104可使用存储器控制器108从外部存储器装置读取大数据块。 
系统总线矩阵116可连接微处理器核心102、DMA控制器104、LCD控制器106和存储器控制器108。举例来说，系统总线矩阵116可包括：MC_bus 120，其经由多路复用器118将微处理器核心102连接到存储器控制器；DMA_bus 122，其将DMA控制器连接到存储器控制器108；以及LCD_bus 124，其将LCD控制器106连接到存储器控制器108。系统总线矩阵116中和/或系统100中的每一总线可以是各种大小(例如，八位宽、十六位宽、三十二位宽和六十四位宽)。举例来说，MC_bus 120以及总线126和128可以是三十二位宽。虽然所述总线为三十二位宽，但存储器存取并非限于三十位存储器存取。举例来说，假定外部存储器装置为三十二位存储器(例如，字大小的存储器)，则微处理器核心102可发布字节(八位)读取/写入操作、半字(十六位)读取/写入操作和字(三十二)位读取/写入操作(8位的整数倍)。 
如上文所指示，微处理器核心102可经由多路复用器118连接到存储器控制器108。举例来说，多路复用器118可经由总线126将数据从MC_bus 120路由到加密/解密处理器114且经由总线128将数据从加密/解密处理器114路由到存储器控制器108。 
加密/解密处理器114可加密待由微处理器核心102写入到外部存储器装置中的数据。举例来说，在对外部存储器装置的写入操作期间，微处理器核心102经由MC_bus 120和多路复用器118将写入命令发射到存储器控制器108。所述写入命令包括存储器地址和待写入到所述存储器地址中的数据值。多路复用器118可经由总线126将微处理器核心102连接到加密/解密处理器114。加密/解密处理器114可使用存储器地址来加密数据值，且可经由总线128和多路复用器118将经加密数据值和存储器地址提供到存储器控制器108。虽然图1并未展示DMA控制器104或LCD控制器1 06经由多路复用器118连接到加密/解密处理器114，但在一些实施方案中，系统100可经布置使得DMA控制器104和/或LCD控制器106经由多路复用器118连接到加密/解密处理器114。在一些实施方案中，加密/解密处理器114和/或LCD控制器可包括DMA功能性。在这些实施方案中，加密/解密处理器114可加密待由DMA控制器104和/或LCD控制器106写入到外部存储器装置中的数据。 
另外，加密/解密处理器114可包括解密处理器(例如，加密/解密处理器)，其除编码数据外，还可解码从存储器装置读取的经加密数据。举例来说，微处理器核心102可向存储器控制器108发布读取操作，其包括存储器地址和待从所述存储器地址读取的数据大小。多路复用器118可经由总线128将存储器控制器108连接到解密处理器114。加密/解密处理器114可使用存储器地址来解密经编码数据且经由总线126和多路复用器118将经解密数据值提供到微控制器核心102。 
图2是实例加密/解密处理器114的概念框图。实例加密/解密处理器114包括三个编码/解码模块201a、201b和201c。每一编码/解码模块201a、201b和201c包括地址寄存器202、密码加密器模块204和XOR算子206。虽然图2图解说明三个编码/解码模块，但加密/解密处理器114可包括各种数目的编码/解码模块。地址寄存器202可用以存储与写入命令和/或读取命令相关联的存储器地址。取决于系统100的架构，地址寄存器202可以是各种大小的。举例来说，地址寄存器202可以是八位寄存器以与字节大小的存储器(例如，八位存储器)相对应。 
密码加密器模块204可经配置以执行任何适当的密码加密器过程。举例来说，密码加密器模块204可经配置以执行高级加密标准(“AES”)密码加密器或数据加密标准(“DES”)密码加密器。密码加密器模块204可存取地址寄存器202且使用存储器地址作为初始值或作为初始化向量。举例来说，密码加密器模块204可使用与写入操作相关联的存储器地址作为初始值或初始化向量。密码加密器模块204可以是流密码加密器，其类似于AES标准的相反模式(例如，AES CTR操作模式)。然而，不同于AES标准的相反模式，密码加密器模块204并不需要用户提供的初始值(例如，密码加密器模块204可在用户输入不提供初始值的情况下操作)且不需要以相同次序来处理数据。密码加密器模块204输出经加密值(例如，经加密存储器地址)。 
关于写入命令，XOR算子206接收与写入操作相关联的经加密存储器地址和数据值，且使用经加密存储器地址和数据值执行XOR运算(例如，经加密数据值＝数据值XOR经加密存储器地址)。接着输出XOR算子206的输出(例如，经加密数据值210)。举例来说，经加密数据值210可经由总线128和多路复用器118提供到存储器控制器108。 
关于读取命令，XOR算子206接收从存储器地址读取的经加密存储器地址和经加密数据值，且使用经加密存储器地址和经加密数据值执行XOR运算(例如，经解密数据值＝经加密数据值XOR经加密存储器地址)。接着输出XOR算子206的输出(例如，经解密数据值210)。举例来说，经解密数据值210可经由总线126和多路复用器118提供到微控制器核心102。 
在一些实施方案中，外部存储器装置为字存储器装置(例如，每一存储器单元包括四个字节的数据)。举例来说，图3图解说明n字存储器300且每一存储器地址包括四个字节的数据。举例来说，存储器地址0包括字节3到字节0。由于存储器存取在大小上可以是随机的(例如，可写入单字节或可读取数据字)，因此可在将存储器地址存储于地址寄存器202中之前截断存储器地址。举例来说，如果三十二位存储器地址为0xAA10B310，那么编码模块201a可截断两个最低有效位且将经截短值(例如，0x2A842CC4)存储于地址寄存器202中。此允许密码加密器模块204针对所述字内的每一字节(例如，存储器地址0的字节3到字节0)使用相同初始值或初始化向量。 
另外，n字存储器300可使用各种数据大小来存取。举例来说，存储器300可使用半字存取或双字存取来存取。从存储器地址截断的位的数目可取决于存储器存取的大小。举例来说，如果使用半字存取来存取存储器300，那么编码模块201a可截断最低有效位且将经截断值存储于地址寄存器202中。作为另一实例，如果使用双字存取来存取存储器300，那么编码模块201a可截断三个最低有效位。 
在一些实施方案中，替代截断存储器地址，编码模块201a可将一值写入到存储器地址中。举例来说，编码模块201a可将预定值写入到存储器地址的两个或四个最低有效位中。所述预定值可以全部为0或全部为1(例如，四个0或两个1)。在一些实施方案中，编码模块201可将一值写入到存储器地址中任何地方的一个或一个以上位中。举例来说，编码模块201a可将预定值写入到存储器地址的三个最高有效位中或存储器地址的位位置中。 
图4A是用于加密数据的示范性过程400的流程图。过程400在接收到存储器命令(例如，写入命令)时开始(在步骤402处)。举例来说，加密/解密处理器114可接收写入操作(其包括存储器地址和待写入到所述存储器地址中的数据值)且将存储器地址存储于地址寄存器202中。在具有类似于图3的n字存储器300的存储器的一些实施方案中，在将存储器地址存储于地址寄存器202中之前截断存储器地址的两个最低有效位。在一些实施方案中，可基于存储器存取的大小来截断最低有效位或三个最低有效位。在一些实施方案中，使用预定义值(例如，四个1或四个0)来盖写两个或四个最低有效位。 
接着，编码存储器地址(在404处)。举例来说，密码加密器模块204可存取存储于地址寄存器204中的存储器地址且加密所述存储器地址。在一些实施方案中，密码加密器模块204加密所述存储器地址。密码加密器模块204可使用各种加密算法来加密存储器地址。举例来说，密码加密器模块204可使用AES加密算法或DES加密算法来加 密存储器地址。存储器地址可由加密/解密处理器114用作初始值或初始化向量。 
加密与写入操作相关联的数据值(在406处)。举例来说，可使用经加密存储器地址通过XOR运算来加密与写入操作相关联的数据值(例如，经加密数据值＝数据值XOR经加密存储器地址)。 
可将经加密数据值210存储于存储器中(在408处)。举例来说，加密/解密处理器114可将经加密数据值210提供到存储器控制器108，存储器控制器108可将经加密数据值存储于存储器装置中(例如，将经加密数据值写入与写入操作相关联的存储器地址处)。 
图4B是用于解密数据的示范性过程450的流程图。过程450在接收到存储器命令(例如，读取命令)时开始(在步骤452处)。举例来说，加密/解密处理器114可接收包括存储器地址和待从所述存储器地址读取的数据大小的读取命令。可将所述存储器地址存储于地址寄存器202中。在具有类似于图3的n字存储器300的存储器的一些实施方案中，在将存储器地址存储于地址寄存器202中之前截断存储器地址的两个最低有效位。在一些实施方案中，使用预定义值(例如，四个1或四个0)来盖写存储器地址的两个或四个最低有效位。 
接着，编码(例如，密码加密或加密)存储器地址(在454处)。举例来说，密码加密器模块204可存取存储于地址寄存器202中的存储器地址且加密所述存储器地址。密码加密器模块204可使用各种加密算法来加密存储器地址。举例来说，密码加密器模块204可使用AES加密算法或DES加密算法。存储器地址可由加密/解密处理器114用作初始值或初始化向量。 
解密存储于与读取操作相关联的存储器地址处的数据值(在456处)。举例来说，可使用经加密存储器地址通过XOR运算来解密存储于存储器地址中的经加密数据值(例如，经解密数据值＝经加密数据值XOR经加密存储器地址)。 
可将经解密数据值210提供到微控制器核心(在458处)。举例来说，加密/解密处理器114可将经解密数据值210提供到微控制器核心102，微控制器核心102可在计算或其它操作中使用经解密数据值。在一些实施方案中，微控制器核心102可将经解密数据值提供到系统100中的另一组件。 
在一些实施方案中，微处理器核心102可存取相继存储器地址(例如，突发存取)。举例来说，微处理器核心102可存取存储器的四个相继字(例如，从存储器读取四个相继字或将四个相继字的数据写入到存储器)。为利用四个相继存储器存取，加密/解密处理器114可截断存储器地址的四个最低有效位。可将经截断存储器地址作为初始值用于 密码加密器模块204。此可改进数据传送的带宽，因为密码加密器模块204针对四个字处理一次存储器地址。 
举例来说，图5A和图5B图解说明实例时序图502和504。时序图502图解说明四个相继存储器存取，其中在由密码加密器模块204进行处理之前不截断存储器地址的四个最低有效位(例如，如上文且结合图3所描述，加密/解密处理器114截断两个最低有效位)。每一存储器存取包括存储器传送操作(例如，包括存储器地址和待从所述存储器地址读取的经加密数据值的读取操作)、密码加密器操作(例如，密码加密存储器地址)和XOR运算(例如，将XOR算子应用于经编码数据值)。 
时序图504图解说明四个相继存储器存取，其中在由密码加密器模块204进行处理之前截断存储器地址的四个最低有效位。由于存储器地址的四个最低有效位被截短，因此不需要密码加密器模块204针对每一存储器存取处理存储器地址。而是，由密码加密器模块204将存储器地址密码加密一次，且将经密码加密地址用以对剩余数据值进行XOR。如图5A和图5B中所图解说明。此可产生经改进的数据传送带宽，因为减小了编码四个相继存储器地址的时间。 
在一些实施方案中，加密/解密处理器114可包括额外安全措施。举例来说，图6图解说明包括三个编码/解码模块601a、601b和601c的加密/解密处理器114的实施方案。编码/解码模块601a到601c类似于编码/解码模块201a到201c，但可包括经加扰地址寄存器602和一次性随机字符串(nonce)603。编码模块601可接收经加扰存储器地址且将所述经加扰存储器地址存储于经加扰地址寄存器602中。在一些实施方案中，所述存储器地址可由微处理器核心102来加扰或可由专用外围设备来加扰。在一些实施方案中，所述存储器地址在加扰并存储于经加扰地址寄存器602中之前被截断(例如，截断两个最低有效位)。 
使用随机或伪随机数(例如，一次性随机字符串603)来编码经加扰地址寄存器602。举例来说，可经由XOR算子来组合经加扰地址与一次性随机字符串603(例如，经编码地址＝经加扰地址XOR一次性随机字符串)且可将经编码地址提供到密码加密器模块204。可如上文结合图2和图4所解释来处理经编码地址和数据值。 
尽管此文档含有许多特定实施方案细节，但并不应将这些细节视为对可主张范围的限制，而是应视为对可为特定实施例特有的特征的描述。在此说明书中在单独实施例的上下文中描述的某些特征还可以组合形式实施于单个实施例中。相反地，在单个实施例的上下文中描述的各种特征也可单独地或以任何适合子组合形式实施于多个实施例中。 而且，虽然上文可将特征描述为以某些组合形式起作用且甚至最初主张如此，但来自一所主张组合的一个或一个以上特征在一些情况下可从所述组合去除，且所述所主张组合可针对子组合或子组合的变化形式。 

Claims (4)

1.一种用于经加密存储器存取的系统，其特征在于包含：
处理器，其经配置以用于产生受保护存储器位置的存储器地址；
加密模块，其耦合到所述处理器且经配置以用于使用加密过程来加密数据，所述加密过程是通过所述存储器地址的至少一部分初始化的；以及
存储器控制器，其耦合到所述加密模块以用于将所述经加密数据写入到所述受保护存储器位置。
2.根据权利要求1所述的系统，其特征在于所述加密模块进一步经配置以将预定义值存储于所述存储器地址的四个最低有效位中，其中所述预定义值包含具有四个0或四个1的值。
3.根据权利要求1所述的系统，其特征在于所述加密模块进一步经配置以将预定义值存储于所述存储器地址的一个或一个以上位中。
4.根据权利要求1所述的系统，其特征在于所述加密模块进一步经配置以：
在初始化所述加密过程之前，加扰所述存储器地址；以及
使用伪随机值来加密所述经加扰存储器地址。 
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