CN109101829B - 基于可重构密码处理器的安全固态盘数据传输系统 - Google Patents

基于可重构密码处理器的安全固态盘数据传输系统 Download PDF

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Abstract

本发明涉及一种基于可重构密码处理器的安全固态盘数据传输系统，涉及数据传输技术领域。本发明提供了一种基于可重构密码处理器的安全固态盘数据传输系统，使用在时间域上随机动态配置的加密算法电路，由于使用的加密算法是随时间随机动态配置的，使攻击者无法获取每块数据的具体加密形式，消除了攻击者能够对加密算法进行针对性攻击的安全隐患，大大提高了攻击者的攻击难度，有效提升数据安全性。

Description

基于可重构密码处理器的安全固态盘数据传输系统
技术领域
本发明涉及数据传输技术领域，具体涉及一种基于可重构密码处理器的安全固态盘数据传输系统。
背景技术
传统的安全固态盘使用单一加密算法对数据流进行加解密，虽然单一加密算法本身有一定可靠性，但随着计算能力的高速提升，单一加密算法的安全性越来越低，攻击者可针对单一加密算法进行针对性攻击，带来安全隐患。
可重构密码处理器可根据外部配置信息变换而调整自身内部算子使用和连接情况从而改变自身加密算法。静态重构是在加解密任务开始之前对处理器完成重构配置，确定加密算法。动态重构可在任务进行的间隙完成处理器的重构配置，改变加密算法的同时基本不影响任务的进行。但无论是静态重构还是动态重构，对数据的加密均有迹可循，用户需要保护的不止有数据还有配置信息。
发明内容
(一)要解决的技术问题
本发明要解决的技术问题是：如何设计一种基于可重构密码处理器的安全固态盘数据传输系统，提高攻击者的攻击难度，提升数据安全性。
(二)技术方案
为了解决上述技术问题，本发明提供了一种基于可重构密码处理器的安全固态盘数据传输系统，包括：数据传输通道1、高速总线接口2、可信模块3、片上微处理器4、可重构加解密模块5、nvme通信总线6、片上系统总线AHB7、QSPI通信总线8、I2C通信总线9、flash储存模块10、DMA模块11、第一FIFO12、第二FIFO13以及SSD阵列14；
数据传输通道1为数据的传输、加解密输入输出通道；
高速总线接口2为高速总线1下挂载的传输总线类型；
可信模块3用于实现对用户的认证；
片上微处理器4用于在用户认证通过以后通过高速总线上1的QSPI通信总线8从flash储存模块10中读取配置信息，完成初始化，初始化完成后通过高速总线1上的片上系统总线AHB7把从flash储存模块10中读取的配置信息定时传输给可重构加密模块5中的可重构控制器，等待可重构加密模块5加密数据通路重构完成；所述配置信息为可重构配置信息，片上微处理器4每隔一段时间采用重构的配置信息使得可重构加解密模块5进行加解密算法重构；
可重构加解密模块5用于数据的加解密，可根据所述配置信息动态配置不同的加解密电路；
nvme通信总线6用于DMA模块11把内存中的数据搬运到FIFO12中，或者把FIFO12里面的数据搬运到内存中；
片上系统总线AHB7用于片上微处理器4把加密数据通路的可重构配置信息写入可重构加解密模块5；
QSPI通信总线8，用于片上微处理器4读取flash储存模块10储存的可重构配置信息；
I2C通信总线9，用于微处理器4读取flash储存模块10中处理好的密钥信息；
flash储存模块10，用于储存既定的可重构配置信息；
DMA模块11，用于数据的搬用工作；
第一缓冲FIFO12、第二缓冲FIFO13，用于数据的缓冲；
SSD阵列14，用于储存加密后的密文。
优选地，片上微处理器4重构配置信息的方法为：每个配置信息对应的一个配置信号，片上微处理器4定时随机抽取配置信号，然后根据配置信号开始发送给可重构加解密模块5相应的配置信息，可重构加解密模块5开始配置对应的新的加解密电路，配置完成后，开始用用新的加解密电路对数据进行加密，所述配置信号由片上微处理器4在时间域上随机抽取。
优选地，在可重构加解密模块5加解密过程中，还保留所述配置信号，利用配置信号对加密算法进行标注，以便正确的解密。
优选地，在可重构加解密模块5加解密过程中，利用配置信号对加密算法进行标注后，还把标记配置信号的轮换顺序进行随机化，定义数组，数组循环右移，每隔一段时间循环右移一次，时间间隔由一随机数发生器产生，定时取该数组的最后一位作为当前配置信号，由于配置信号移位的时间是随机化的，和定时取得时间是不一样，因此定时取的加密算法对应的配置信号是随机的，由此数据的存储被分为不同的块，每块的数据加密采用不同的加密算法。
优选地，所述片上微处理器4与可重构加解密模块5通过AXI总线双向连接，片上微处理器4与flash储存模块10通过QSPI通信总线8单向连接，片上微处理器4与可信模块3通过I2C总线9单向连接，主机的内存与DMA11通过nvme通信总线接口6双向连接。
(三)有益效果
本发明提供了一种基于可重构密码处理器的安全固态盘数据传输系统，使用在时间域上随机动态配置的加密算法电路，由于使用的加密算法是随时间随机动态配置的，使攻击者无法获取每块数据的具体加密形式，消除了攻击者能够对加密算法进行针对性攻击的安全隐患，大大提高了攻击者的攻击难度，有效提升数据安全性。
附图说明
图1是本发明的系统结构框图；
图2是本发明的系统工作流程图；
图3是本发明的系统中实现的加解密时序图。
具体实施方式
为使本发明的目的、内容、和优点更加清楚，下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
本发明提供了一种基于可重构安全固态盘数据传输系统，如图1所示，包括：数据传输通道1、高速总线接口2、可信模块3、片上微处理器4、可重构加解密模块5、nvme通信总线6、片上系统总线AHB7、QSPI通信总线8、I2C通信总线9、flash储存模块10、DMA模块11、第一FIFO12、第二FIFO13以及SSD阵列14。
数据传输通道1为数据的传输、加解密输入输出通道；
高速总线接口2为高速总线1下挂载的传输总线类型；
可信模块3用于实现对用户的认证；
片上微处理器4用于在用户认证通过以后通过高速总线上1的QSPI通信总线8从flash储存模块(10)中读取配置信息，完成初始化，初始化完成后通过高速总线1上的片上系统总线AHB7把从flash储存模块(10)中读取的配置信息定时传输给可重构加密模块5中的可重构控制器，等待可重构加密模块5加密数据通路重构完成。所述配置信息为可重构配置信息，片上微处理器4每隔一段时间对可重构加解密模块5进行算法重构，重构所用配置信息随机提取，提取后存储在flash储存模块10中；
可重构加解密模块5用于数据的加解密，可根据所述配置信息动态配置不同的加解密电路；
nvme通信总线6用于DMA模块11把内存中的数据搬运到FIFO12中，或者把FIFO12里面的数据搬运到内存中；
片上系统总线AHB7用于片上微处理器4把加密数据通路的可重构配置信息写入可重构加解密模块5；
QSPI通信总线8，用于片上微处理器4读取flash储存模块10储存的可重构配置信息；
I2C通信总线9，用于微处理器4读取flash储存模块10中处理好的密钥信息；
flash储存模块10，用于储存既定的可重构配置信息；
DMA模块11，用于数据的搬用工作；
第一缓冲FIFO12、第二缓冲FIFO13,用于数据的缓冲；
SSD阵列14，用于储存加密后的密文。
片上微处理器4与可重构加解密模块5通过AXI总线双向连接，片上微处理器4与flash储存模块10通过QSPI通信总线8单向连接，片上微处理器4与可信模块3通过I2C总线9单向连接，主机的内存与DMA11通过nvme通信总线接口6双向连接。
执行机制如图2，用户需要向固态盘读写数据时，系统上电，片上微处理器4通过高速总线接口2进行flash储存的数据的交互，系统首先通过可信模块3对外部用户进行认证，认证通过用户才可访问固态盘内部数据，保证了固态盘不能被非法访问，并且更新生成用户密钥、初始密钥和数据密钥。认证通过以后片上微处理器4通过高速总线上1的QSPI通信总线8从flash储存模块10中读取可重构配置信息，完成初始化，初始化完成后通过高速总线1上的片上系统总线AHB7把配置信息定时传输给可重构加密模块5中的可重构控制器，等待可重构加密模块5加密数据通路重构完成。
当主机发出读写操作请求时，由DMA模块11通过nvme通信总线6从高速总线0实现将内存中的数据快速搬运到FIFO12。在用户需要向固态盘写入数据时，片上微处理器4每隔一段时间对可重构加解密模块5进行算法重构，重构所用配置信息随机提取，从而使用的加密算法也具有随机性。在产生与可重构配置信息所对应的配置信号后，等待可重构加密模块5自动开启加解密功能，把FIFO12中的数据进行加密，传输到FIFO13，SSD控制器把FIFO13中的加密数据传输到SSD阵列14。
数据传输过程中加密时序如图3所示：每个可重构配置信息都对应的一个配置信号，片上微处理器4定时随机抽取配置信号，然后根据配置信号开始发送给可重构加解密模块5相应的配置信息，可重构加解密模块5开始配置新的加密电路，配置完成后，开始用用新的加密电路对数据进行加密。配置信号由片上微处理器4在时间域上随机抽取，保留配置信号，在加密后对数据进行标注，以便正确的解密。以算法池Flash中存储的密码算法配置信息共四个算法为例，每个算法的可重构配置信息标注特定的标记信号，比如算法0配置为0，算法1配置为1，算法2配置为2，算法3配置为3。把标记信号的轮换顺序进行随机化，定义数组[0,l,2,3]，数组循环右移，每隔一段时间循环右移一次，时间间隔由随机数发生器产生。定时取该数组的最后一位作为当前配置信息，由于标记信号移位的时间是随机化的，和定时取得时间是不一样，故定时取的算法配置信息是随机的，由此数据的存储被分为不同的块，每块的数据加密采用不同的加密算法。从而加密而来的密文数据块的加密算法信息对攻击者是不可见的，攻击者只能将加密算法视为黑盒进行攻击。
可以看出，数据从主机内存到SSD Flash阵列14的传输必须经由可重构加解密模块5进行加解密，SSD Flash阵列14中存储的均为密文。加密完成之后，对不同加密算法加密的数据块加上标注位。在用户需要从固态盘读取数据时，片上微处理器4根据数据块上的标注位提取配置信号对可重构加解密模块5进行重构，完成对密文的正确解密。
当主机发出读写操作请求时，由DMA模块11通过nvme通信总线6实现将内存中的数据快速搬运到可重构加解密模块5或是可重构加解密模块的数据搬运到内存。数据从主机内存到SSD阵列14的传输必须经由可重构加解密模块5进行加解密，SSD14中存储的均为密文。数据传输过程中可实现动态的加解密功能，即片上微处理器4可以通过对可重构配置信息的管理，实现对一块数据使用不同加密算法进行加解密，大大提升了数据的安全性。而且加解密电路配置过程基本不影响数据加解密速率。
本发明使用可重构加解密模块5作为固态盘数据传输加密模块，通过对加密算法的随机改变，避免了因为只使用单一加密算法带来的安全隐患，有效加强了数据安全性。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明技术原理的前提下，还可以做出若干改进和变形，这些改进和变形也应视为本发明的保护范围。

Claims (5)

1.一种基于可重构密码处理器的安全固态盘数据传输系统，其特征在于，包括：数据传输通道(1)、高速总线接口(2)、可信模块(3)、片上微处理器(4)、可重构加解密模块(5)、nvme通信总线(6)、片上系统总线(AHB)(7)、QSPI通信总线(8)、I2C通信总线(9)、flash储存模块(10)、DMA模块(11)、第一FIFO(12)、第二FIFO(13)以及SSD阵列(14)；
数据传输通道(1)为数据的传输、加解密输入输出通道；
高速总线接口(2)为高速总线1下挂载的传输总线类型；
可信模块(3)用于实现对用户的认证；
片上微处理器(4)用于在用户认证通过以后通过高速总线上1的QSPI通信总线(8)从flash储存模块(10)中读取配置信息，完成初始化，初始化完成后通过高速总线1上的片上系统总线(AHB)(7)把从flash储存模块(10)中读取的配置信息定时传输给可重构加密模块(5)中的可重构控制器，等待可重构加密模块(5)加密数据通路重构完成；所述配置信息为可重构配置信息，片上微处理器(4)每隔一段时间采用重构的配置信息使得可重构加解密模块(5)进行加解密算法重构；
可重构加解密模块(5)用于数据的加解密，可根据所述配置信息动态配置不同的加解密电路；
nvme通信总线(6)用于DMA模块(11)把内存中的数据搬运到FIFO(12)中，或者把FIFO(12)里面的数据搬运到内存中；
片上系统总线(AHB)(7)用于片上微处理器(4)把加密数据通路的可重构配置信息写入可重构加解密模块(5)；
QSPI通信总线(8)，用于片上微处理器(4)读取flash储存模块(10)储存的可重构配置信息；
I2C通信总线(9)，用于微处理器(4)读取flash储存模块(10)中处理好的密钥信息；
flash储存模块(10)，用于储存既定的可重构配置信息；
DMA模块(11)，用于数据的搬用工作；
第一缓冲FIFO(12)、第二缓冲FIFO(13)，用于数据的缓冲；
SSD阵列(14)，用于储存加密后的密文。
2.如权利要求1所述的系统，其特征在于，片上微处理器(4)重构配置信息的方法为：每个配置信息对应的一个配置信号，片上微处理器(4)定时随机抽取配置信号，然后根据配置信号开始发送给可重构加解密模块(5)相应的配置信息，可重构加解密模块(5)开始配置对应的新的加解密电路，配置完成后，开始用用新的加解密电路对数据进行加密，所述配置信号由片上微处理器(4)在时间域上随机抽取。
3.如权利要求2所述的系统，其特征在于，在可重构加解密模块(5)加解密过程中，还保留所述配置信号，利用配置信号对加密算法进行标注，以便正确的解密。
4.如权利要求3所述的系统，其特征在于，在可重构加解密模块(5)加解密过程中，利用配置信号对加密算法进行标注后，还把标记配置信号的轮换顺序进行随机化，定义数组，数组循环右移，每隔一段时间循环右移一次，时间间隔由一随机数发生器产生，定时取该数组的最后一位作为当前配置信号，由于配置信号移位的时间是随机化的，和定时取得时间是不一样，因此定时取的加密算法对应的配置信号是随机的，由此数据的存储被分为不同的块，每块的数据加密采用不同的加密算法。
5.如权利要求1至4中任一项所述的系统，其特征在于，所述片上微处理器(4)与可重构加解密模块(5)通过AXI总线双向连接，片上微处理器(4)与flash储存模块(10)通过QSPI通信总线(8)单向连接，片上微处理器(4)与可信模块(3)通过I2C总线(9)单向连接，主机的内存与DMA(11)通过nvme通信总线接口(6)双向连接。
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