MXPA02005352A

MXPA02005352A - Arreglo de microprocesador que tiene una funcion de codificacion.

Info

Publication number: MXPA02005352A
Application number: MXPA02005352A
Authority: MX
Inventors: Sedlak Holger
Original assignee: Infineon Technologies Ag
Priority date: 1999-12-02
Filing date: 2000-11-30
Publication date: 2003-01-28
Also published as: DE50015839D1; WO2001040950A2; RU2002117437A; EP1234239A2; JP2003516071A; WO2001040950A3; US7036017B2; UA72944C2; US20020169968A1; CN1402848A; ATE454670T1; BR0015907A; KR100490114B1; CN1168011C; JP3866105B2; RU2251726C2; EP1234239B1; KR20020059834A

Abstract

La invencion se refiere a un arreglo de microprocesador, comprendiendo un bus de datos 4, para transmitir datos entre unidades funcionales (1, 2, 3), cada unidad contiene un dispositivo de codificacion/decodificacion (11, 21, 31) sobre el lado del bus. Tales dispositivos estan controlados por un generador aleatorio (6) de una manera sincronica. El arreglo permite una elevada seguridad contra la captacion de datos que se transmiten por medio del bus de datos, con lo cual son justificables los requisitos adicionales de conmutacion.

Description

ARREGLO DE MICROPROCESADOR QUE TIENE UNA FUNCION DE CODIFICACION CAMPO DE LA INVENCION La invención se refiere a un arreglo de microprocesador y un microprocesador con una unidad periférica que están unidos entre si por medio de un bus de datos. En las conexiones por el lado extremo del bus, se han provisto unidades criptográficas. ANTECEDENTES DE LA INVENCION Arreglos de microprocesador, en los cuales el tránsito de datos que corre por medio del bus de datos se codifica criptográficamente, se utilizan en aplicaciones criticas de seguridad. Por ejemplo, tales arreglos de microprocesador sirven como circuitos de control para tarjetas portadoras de datos móviles, llamadas tarjetas chip, en la memoria de datos de los arreglos del microprocesador se almacenan datos personalizados, valores monetarios o autorizaciones de acceso que son requeridos por un aparato de lectura, ,el cual a continuación libera una unidad de funcionamiento protegida de ataques no autorizados . Puesto que el tránsito de datos dentro de la red del microprocesador, abarca datos de confianza en los cuales no debe ser posible ningún ataque ilegal, se necesitan medidas de protección adecuadas. Una lectura no autorizada de la memoria de datos del arreglo o una captación del transito de datos entre los arreglos internos, debe realizarse por medio de sondeos en los cuales la aguja delgada debe aplicarse a partes del circuito y conductos correspondientes para captar o atacar el flujo de señales procesadas durante el funcionamiento. El impulso o tránsito de los conductos de bus, debido a las grandes capacidades parasitarias, exige un consumo de corriente más elevado de los circuitos. Un ataque al bus es visible desde afuera, por medio de un perfil de corriente característico. De esta manera pueden encontrarse retroalimentaciones en los pasos de trabajo internos del circuito. Inclusive bajo ciertas circunstancias sería posible, el obtener la clave de una unidad criptográfica. Las medidas de protección de una lectura no autorizada del contenido de memorias de datos en un microcont rolador para una tarjeta chip, se han descrito en la DE 196 42 560 Al. En la memoria de datos, se codifican datos relevantes de seguridad. En el acumulador de datos entre la memoria y la unidad central de procesamiento CPU, está conectada un dispositivo de de codi f i ca ci ón , de modo que en la CPU puedan procesarse los datos originales codificados. Al volver a almacenar los datos en la memoria, vuelven los datos a codificarse en la memoria. En una variante de realización, se elaboran en dos etapas los procedimientos de decodificación y de codificación. Correspondientemente, está dispuesta una senda instalación o unidad de codificación y de codi f i cae i ón en el lado de la memoria y en las unidades periféricas correspondientes, asi como del lado de la CPU. Es problemático que el tránsito de datos, a través del bus, según sea la variante de realización, se presenta ya sea total o solo parcialmente codificada, por medio de pruebas podría entonces captarse de manera relativamente sencilla el transito de datos que corre a través del bus. Serían entonces necesarias otras medidas adicionales, por ejemplo medidas mecánicas para ocasionar una protección efectiva contra un acceso no autori zado . SUMARIO DE LA INVENCION La tarea de la presente invención consiste en presentar un arreglo de procesador, cuya seguridad aumente contra una captación ilegal de los procesos internos del chip. De acuerdo a la invención, se resuelve esta tarea por medio de un arreglo de procesador, que ¦ . incluye: una unidad de procesamiento central y cuando menos una unidad periférica, que están unidas entre si por medio de un bus de datos; una primera unidad criptográfica, la cual esta dispuesta en la 5 unidad periférica y conectada al bus de datos; una segunda unidad criptográfica, la cual está dispuesta en la unidad de procesamiento central y está conectada al bus de datos y un generador aleatorio para la generación de una serie de valores de datos 10 que está acoplada con la primera y la segunda unidad criptográfica para el almacenamiento de los valores de datos, donde el funcionamiento criptográfico de la primera y de la segunda unidad criptográfica es controlada en dependencia de los valores de datos 15 producidos por el generador aleatorio. En la invención se codifica el tránsito de datos que se da desde una unidad de funcionamiento del arreglo del procesador al bus de datos y, a la entrada de la unidad receptora se vuelve a 0 decodificar. El funcionamiento de codificación y de decodificación se controla desde un generador aleatorio, de modo que el estado de funcionamiento correspondiente del procedimiento de codificación/decodificación, no es apreciable de 5 manera determinante. De esta manera se eleva la seguridad del transito de datos desarrollado por el bus de datos. Para esto, ya no son necesarias otras medidas adicionales mecánicas, las cuales protegen al conducto de bus contra ataques puntuales. Por medio del control aleatorio de procedimiento de codi f i ca c i ón / de codi f i ca c i ón , se ocasiona un perfil de corriente aleatorio correspondiente, de modo que de esta manera, ya no es posible una captación del transito de datos a través del bus. En principio la invención puede aplicarse en cada sistema de microprocesador, en el cual la unidad de procesamiento central (Central Processing Unit - CPU) intercambia datos y direcciones a través de un bus. El arreglo, puede instalarse tanto discretamente, como también de manera monolítica sobre una sola tarjeta chip semiconductora llamada microcont rolador . De manera favorable para el fin perseguido, se conducen los números aleatorios para controlar la codi f i cae i ón / decodi f i ca c i ón de manera sincrónica con los pulsos a las unidades correspondientes. Para esto se provee un conducto de pulsos que une entre sí todas las unidades de codificación/decodificación. Además, estas unidades están unidas entre sí por medio de un conducto, a través del cual se vuelven a conducir los números aleatorios . Para el aumento de la seguridad se recomienda el proteger los últimos dos conductos por medio de medidas de protección mecánica contra los ¦ataques puntuales. Sin embargo desaparece una protección correspondiente para la multiplicidad de los siguientes conductos de datos del bus. También es posible, el transmitir los valores aleatorios para la codificación a través del bus un conducto de control en las unidades criptográficas. El conducto especial 5, ya no es entonces necesario. Con esto, se pueden codificar no únicamente el bus de datos, sino también las señales de control llamadas estado del bus. Una unidad de codi f i ca ci ón / de codi f i ca c i ón contiene de manera preferente para el fin perseguido, un registro de desplazamiento con retroalimentación, el cual es controlado por medio de una señal de pulso común y el número aleatorio alimentado en serie. La palabra de datos procesada a la salida del registro de desplazamiento, se enlaza lógicamente con la palabra de datos salida del bus o recibida desde el bus, por ejemplo a través de un enlace "O exclusivo" exclusivo. La retroalimentación del registro de desplazamiento es preferentemente lineal . DESCRIPCION DEL DIBUJO A continuación se explicará más' detalladamente la invención por medio del ejemplo de realización representado en el dibujo. La figura muestra una representación esquemática de una CPU, una memoria y otra unidad periférica que está integrada monolíticamente en un microcontrolador. DESCRIPCION DE LA INVENCION El microcontrolador mostrado en la figura incluye una unidad central de procesamiento o CPU 1, una memoria 2, así como una unidad periférica 3. La unidad periférica 3 puede ser por ejemplo un bloque de circuito de entrada y salida. Otros componentes del microcontrolador, están integrados en un solo chip de silicio. La CPU 1 toma para si el control de datos y las funciones de cálculo, la unidad de memoria 2, contiene datos almacenados volátiles o no volátiles, y la unidad periférica 3 sirve para la función dedicada especialmente a ella. En general el microcontrolador tiene todavía otras unidades funcionales. El intercambio de datos entre las unidades mencionadas, se realiza por medio de un bus de datos 4. El bus de datos 4 abarca una multiplicidad de conductos sobre los cuales se transmiten paralelamente los datos. Además el bus contiene conductos de control correspondientes para el control de la transmisión de datos. En la entrada y salida de las unidades 1, 2, 3, hacia el bus de datos, está dispuesta una unidad criptográfica 11, 21, 31. La corriente de datos que entra o sale en la unidad correspondiente por medio de los conductos del bus de datos, se codifica o se decodifica a través la unidad criptográfica coordinada. Por ejemplo, la CPU 1 recupera una palabra de datos desde la memoria 2. La palabra de datos se lee desde las celdas de memoria correspondientes de la memoria 2 y se almacena intermediamente en un registro 211. A través de las conexiones internas de la unidad criptográfica 21, se codifica la palabra de datos y la envía al bus 4. La unidad criptográfica 11 de la CPU recibe esta palabra de datos para decodif icaria y almacenarla intermediamente en el registro 111. Durante la transmisión de la palabra de datos al bus 4 de la memoria 2 hacia la CPU 1 se presenta únicamente el dato codificado. La codificación y la decodificación en las unidades 21, 11, se realiza en dependencia de un número aleatorio el cual es producido por un generador aleatorio 6, cuya salida está unida por medio de un conducto 5 con las unidades 21, 11. El almacenamiento del numero aleatorio, se realiza en ambas unidades 21, 11 de manera sincrónica con pulsos por medio de un pulso de reloj CLK almacenado por medio de un conducto 7 en ambos dispositivos 21, 11. El generador aleatorio 5, genera una sucesión aleatoria ( pseudo-aleator io ) de bits, los cuales quedan a disposición para las unidades criptográficas 21, 11, de manera sincrónica con pulsos como el pulso CLK. Por medio del control dependiente aleatorio de la codificación o decodificación se aumenta la seguridad de datos del valor de datos transmitido a través del bus 4, con respecto a un acceso ilegal. El control sincronizado, garantiza que los pasos de codificación o de de codi f i cae i ón , en la unidad emisora o receptora se complementen entre si en un mismo intervalo de tiempo. Debido a lo aleatorio de la codificación, a pesar de la repetición eventual de los datos transmitidos, aparece en el bus un modelo de bits diferente. El perfil de corriente de la tarjeta chip, que debido a que las cargas capacitivas descargadas relativamente altas del bus es relativamente fácil de medir desde afuera, aparece en el curso del tiempo sin correlación y es aleatorio. El perfil de corriente no puede utilizarse en un ensayo de lectura, para reconocer estados de conmutación aproximadamente característicos del microcontrolador. Para aumentar más la seguridad, es suficiente todavía el proteger a los conductos 5 y 7, para la producción de datos aleatorios o del pulso de codificación (decodificación) contra un ataque puntual o por sondeo, para esto pueden aplicarse medidas hasta ahora conocidas. Por ejemplo, los conductos se cubren con una capa adicional con cuyo retiro los conductos se destruyen o se inutilizan. Las tres unidades de codificación/decodificación 11, 21, 31, están construidas de una manera similar, de manera ejemplar se describirá más detalladamente la unidad 11, en el lado de la CPU 1 sirve el registro 111 para el almacenamiento intermedio de la palabra de datos que se da o se recibe desde la CPU. Por el lado de la conexión en el bus de datos, se aplica en cada uno de los conductos de datos del bus, un enlace lógico. En el ejemplo mostrado están los enlaces lógicos o enlaces tipo 0 exclusivo 112, 113, 114, 115, cada una de las compuertas 0 exclusivas están conectadas con una de las entradas, asi como con la salida en uno de los conductos del bus de datos; la otra de las entradas está unida con una salida correspondiente de un registro de desplazamiento 116, el cual por ejemplo, está retroalimentado linealmente. El registro de desplazamiento 116 está conectado por el lado de entrada por el conducto de datos y el conducto de guia de números aleatorios 5. El número aleatorio generado por el generador aleatorio 6, por medio del conducto 5 se conduce en serie al registro de desplazamiento retroalimentado 116 donde se realiza el control del pulso por medio del pulso CLK. La retroalimentación del registro de desplazamiento 116 cuida de que en sus conexiones de salida en cada pulso de tiempo este a disposición otra palabra de datos, la cual se enlaza lógicamente por medio de la compuerta OR exclusivo 112, 113, 114, 115, con la palabra de datos recibida desde el bus 4 o enviada al bus 4. Al principio, se inicializan el registro de desplazamiento con el mismo valor. Puesto que las otras unidades criptográficas 21, 31, están estructuradas de igual manera y también están conectadas de manera correspondiente en sus conexiones exteriores, las palabras de datos transmitidas por medio del bus 4 al lugar de emisión o de recepción, se decodifican o se codifican complementariamente de manera correspondiente. La codificación o decodificación son simétricas entre si. Es básicamente suficiente para aumentar la protección, que el registro de desplazamiento 116 no esté retroalimentado por la retroalimentación . La retroalimentación puede ser lineal basándose en un polinomio primitivo, según sea la paralelidad; se codifica correspondientemente con numerosos bits desde el registro de desplazamiento. En el lado de emisión y de recepción se realiza la codificación/decodificación por medio del mismo número aleatorio de manera sincrónica de pulso. La transmisión no tiene ninguna función, debido a la codificación simétrica. Se justifica el gasto en los circuitos requeridos para la producción de los números aleatorios y de impulso asi como de los circuitos para el registro de retroalimentación, el registro de entrada y de salida, asi como la compuerta 0 exclusiva. La seguridad con respecto a una captación ilegal de los valores de datos transmitidos a través del bus, asi como una medición ilegal del perfil de corriente, aumenta notablemente en comparación al consumo adicional.

Claims

NOVEDAD DE LA INVENCION Habiéndose descrito la invención como antecede, se reclama como propiedad lo contenido en las siguientes REIVINDICACIONES 1. Un arreglo de microprocesador caracterizado porque incluye: una unidad de procesamiento central y cuando menos una unidad periférica, las cuales están unidas entre si por medio de un bus; una primera unidad criptográfica que está dispuesta en la unidad periférica y esta conectada al bus; una segunda unidad criptográfica la cual esta dispuesta en la unidad de procesamiento central y esta conectada al bus; y un generador aleatorio para la generación de una serie de valores aleatorios , que está acoplado con la primera y la segunda unidad criptográfica para el almacenamiento de los valores de datos, donde el funcionamiento criptográfico de la primera y de la segunda unidad criptográfica es controlable, en dependencia de los valores de datos generados por el generador aleatorio.
2. Un arreglo de microprocesador, de acuerdo con la reivindicación 1, caracterizado porque existe una conexión para alimentar una señal de pulso por medio de la cual se controlan de manera sincrónica de pulso, la primera y la segunda unidad criptográfica .
3. Un arreglo de microprocesador, de acuerdo con la reivindicación 1 ó 2, caracterizado porque la primera y la segunda unidad criptográfica durante el funcionamiento forman un par de dispositivos de codificación y los correspondientes dispositivos de decodificación.
4. Un arreglo de microprocesador de acuerdo con cualquiera de las reivindicaciones 1 a 3, caracterizado porque una de las unidades criptográficas incluye: un registro de desplazamiento ret roalimentado al cual se conducen los valores de datos generados por el generador aleatorio; y - un número de acumuladores de señales de datos con un sendo elemento lógico de enlace, el cual por el lado de entrada está unido con el acumulador de señal y una salida del registro de desplazamiento ret oalimentado y por el lado de salida está unido con uno de los acumuladores de señal .
5. Un arreglo de microprocesador de acuerdo con la reivindicación 4, caracterizado porque el registro de desplazamiento esta ret roalimentado linealmente.
6. Un arreglo de microprocesador de acuerdo con cualquiera de las reivindicaciones 1 a 5, caracterizado por la integración monolítica de la unidad central y de la unidad periférica en forma de circuito integrado.
7. Un arreglo de microprocesador de acuerdo con cualquiera de las reivindicaciones 1 a 6, caracterizado porque la unidad periférica incluye un campo de celdas de memoria.
8. Un arreglo de microprocesador de acuerdo con una de las reivindicaciones 1 a 7, caracterizado porque el arreglo se coloca en un portador de datos móvil.