KR19990017978A - 반도체 메모리 장치의 프로그램 데이타 보호 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 장치의 메모리 셀에 프로그램된 데이타가 외부에서 인식(verify) 되는 것을 방지할 수 있게 하는 반도체 메모리 장치의 프로그램 데이타 보호 회로에 관한 것으로, 데이타 버스에 실린 코드 데이타가 외부 포트로 출력될때, 워드라인 디코더(1)로 입력되는 어드레스 신호(Ao∼Am) 및 비트라인 디코더(2)로 입력되는 어드레스 신호(Bo∼Bn)의 위치를 변환하는 어드레스 스크램블부(60)와, 보호 인에이블 신호(PRO)에 따라 상기 어드레스 스크램블부(60)를 제어하는 스크램블 제어부(50)를 추가로 구성함으로써, 프로그램 메모리 어레이의 원래의 셀이 아닌 다른 셀에 저장되어 있던 코드 데이타가 데이타 버스를 통하여 외부로 출력되도록 함으로써, 외부에서 원래의 셀에 저장되어 있던 코드 데이타를 인식할 수 없게 된다.

Description

반도체 메모리 장치의 프로그램 데이타 보호 회로

본 발명은 반도체 메모리 장치의 데이타 보호 회로에 관한 것으로, 특히 반도체 메모리 장치의 메모리 셀에 프로그램된 데이타가 외부에서 인식(verify) 되는 것을 방지할 수 있게 하는 반도체 메모리 장치의 프로그램 데이타 보호 회로에 관한 것이다.

도 1은 종래 반도체 메모리 장치의 데이타 보호 회로의 구성도로서, 이에 도시한 바와같이, 워드라인 디코더(1)와, 비트라인 디코더(2)와, 센스 앰프(4)와, 코드 데이타가 저장되어 있는 프로그램 메모리 어레이(3)와, 그 프로그램 메모리 어레이(3)의 셀들에 저장된 코드 데이타를 암호화 하기 위한 암호 데이타가 저장되어 있는 암호(encryption) 어레이(5)로 구성되며, 상기 센스 엠프(4)에는 상기 프로그램 메모리 어레이(3)의 셀에 저장된 코드 데이타와 상기 암호 어레이(5)의 셀에 저장된 암호 데이타를 배타적 노아 조합하는 배타적 노아 게이트 들이 포함된다.

상기 구성으로, 프로그램 메모리 어레이(3)의 코드 데이타들을 암호화 하는 동작을 도 2를 참조하여 설명하면 다음과 같다.

읽기 인에이블신호(RE)가 워드라인 디코더(1)와 비트라인 디코더(2)에 입력되면, 그 워드라인 디코더(1)는 m개의 어드레스 신호를 디코딩하여 출력하고, 그에따라 2^m개의 워드라인이 선택되며, 그 비트라인 디코더(2)는 n개의 어드레스 신호를 디코딩하여 출력하고, 그에따라 2ⁿ개의 비트라인이 선택된다.

프로그램 메모리 어레이(3)에 저장된 코드 데이타는 센스 엠프(4)에서 증폭되고, 데이타 버스에 실린다.

정상적으로 시스템이 동작할때, 즉 데이타 버스에 실린 코드 데이타가 외부 포트로 출력되지 않는 상태를 정상 모드 라고 GKRH, 데이타 버스에 실린 코드 데이타가 외부 포트로 출력되는 상태를 보호 모드라고 한다.

한편, 보호모드 일때, 즉 저장된 코드 데이타가 외부 포트를 통하여 출력될 경우, 그 코드 데이타가 외부에서 인식(verify)되는 것을 방지하기 위하여, 그 코드 데이타를 암호화 하여 출력하며, 그 암호화 과정은 암호 인에이블 신호(ENC)의 논리상태에 따라 수행된다.

그 암호 인에이블 신호(ENC)는 도 2에 도시된 바와같이, 정상모드에서는 로우레벨이 되고, 보호모드에서는 펄스신호로서, 읽기 인에이블 펄스 신호(RE)가 출력되는 중간에 출력된다.

출력된 암호 인에이블 펄스 신호(ENC)에 의해 암호 어레이(5)의 셀들이 선택되며, 선택된 암호 셀들에 저장된 암호 데이타는, 비트라인을 통하여 직렬 연결된 그 프로그램 메모리 어레이(3)의 코드 데이타들과 센스 엠프(4)의 배타적 노아 게이트들에서 조합된다.

이와같은 암호화 과정은 도 2에 도시된 바와같이, 읽기 인에이블 신호(RE)의 한 주기 동안 수행되며, 이와같은 암호화 과정이 순차적으로 반복됨으로써, 그 프로그램 메모리 어레이(3)의 모든 셀에 저장된 코드 데이타가 암호화 된다.

암호화된 코드 데이타들은 데이타 버스에 실린 후 외부 포트로 출력된다.

한편, 외부에서, 암호화되어 출력된 코드 데이타들과 암호 데이타를 다시 배타적 노아 조합하면, 그 프로그램 메모리 어레이(3)에 저장되어 있던 원래의 코드 데이타들을 복원할 수 있게된다.

따라서, 암호 데이타를 알지 못하면, 암호화된 코드 데이타들로 부터 원래의 코드 데이트들을 복원할 수 없게 됨으로 인해, 프로그램된 데이타가 외부에서 인식 되는 것을 방지할 수 있다.

한편, 프로그램 메모리 어레이(3)의 모든 영역이 코딩되어 있지 않다면, 코딩되어 있지 않은 영역의 셀들에 저장된 코드 데이타는 각각 '1'이다. 그 '1'인 코드 데이타와 암호 데이타가 배타적 논리 조합 됨으로써, 암호화된 데이타는 그 암호 데이타 자체가 된다.

외부 포트로 출력되는 데이타들을 검색해보면, 코딩되어 있지 않은 영역에서의 암호화된 데이타들은 일정한 규칙을 나타내며, 그 일정한 규칙은 암호 어레이(4)에 저장되어 있는 암호 데이타들이 반복적으로 나타나는 것에 의해 발생됨을 알 수있다.

따라서, 외부로 출력되는 데이타들에서 일정한 규칙을 찾아내면, 암호 데이타들를 알 수 있으며, 그 암호 데이타들을 근거로 프로그램 메모리 어레이(3) 전체에 저장되어 있는 코드 데이타를 역 추적할 수가 있다.

이와같이, 프로그램 메모리 어레이의 전 영역이 코딩되어 있지 않다면, 외부에서 역 추적함으로써 프로그램 메모리 어레이에 저장된 코드 데이타를 인식할 수 있게 됨으로 인해, 프로그램 데이타 보호 회로의 보안에 문제가 발생한다.

따라서, 본 발명은, 프로그램 메모리 어레이의 전 영역이 코딩되어 있지 않아도 외부에서 그 프로그램 메모리에 저장된 코드 데이타를 인식 할 수 없도록 하는 것을 목적으로 한다.

따라서, 본 발명은, 저장된 코드 데이타가 외부 포트를 통하여 출력될 경우, 어드레스의 위치를 변경하고, 위치가 변경된 어드레스를 워드라인 디코더 및 비트라인 디코더로 입력시킴으로써, 프로그램 메모리 어레이의 변경된 위치에 저장되어 있는 코드 데이타가 외부로 출력되도록 하는 것을 목적으로 한다.

도 1은 종래 반도체 메모리 장치의 프로그램 데이타 보호 회로의 구성도.

도 2는 도 1의 읽기 인에이블 신호(RE)와 암호 인에이블 신호(ENC)의 파형도.

도 3는 본 발명 반도체 메모리 장치의 프로그램 데이타 보호 회로의 일실시예의 구성도.

도 4는 도 2의 스크램블 변환부(50)의 상세 구성도.

도 5는 도 2의 어드레스 스크램블부(60)의 상세 구성도.

도 6은 도 3의 신호들의 파형도.

도 7는 본 발명 반도체 메모리 장치의 프로그램 데이타 보호 회로의 다른 실시예의 구성도.

도 8는 도 7의 어드레스 스크램블부(600)의 상세 구성도

도면의 주요부분에 대한 부호의 설명

1 : 워드라인 디코더 2 : 비트라인 디코더

3 : 프로그램 메모리 어레이 40 : 센스 엠프

50 : 스크램블 제어부 60 : 어드레스 스크램블 부

AND1 : 제1 엔드 게이트 AND2 : 제2 엔드 게이트

INV : 인버터

S_1Am, S_1Am-1, S_1Am-2∼S_1A0, S_1Bn∼S_1B0: 스위치

S_2Am, S_2Am-1, S_2Am-2∼S_2A0, S_2Bn∼S_2B0: 스위치

Am∼Ao, Bm∼Bo : 원래의 어드레스

Am'∼Ao', Bm'∼Bo' : 변경된 어드레스

상기 목적을 달성하기 위한 본 발명의 구성은, 워드라인 디코더와, 비트라인 디코더와, 센스 앰프와, 코드 데이타가 저장되어 있는 프로그램 메모리 어레이로 구성되고, 그 워드라인 디코더 및 비트라인 디코더에는 읽기 인에이블 신호(RE)가 입력되는 반도체 메모리 장치에 있어서; 데이타 버스에 실린 코드 데이타가 외부 포트로 출력될때, 상기 워드라인 디코더로 입력되는 어드레스 신호 및 비트라인 디코더로 입력되는 어드레스 신호의 위치를 변환하는 어드레스 스크램블부와, 데이타 버스에 실린 코드 데이타가 외부 포트로 출력될때, 보호 인에이블 신호에 따라 상기 어드레스 스크램블부를 제어하는 스크램블 제어부로 구성한다.

도 3은 본 발명 반도체 메모리 장치의 프로그램 데이타 보호 회로의 일실시예의 구성도로서, 이에 도시한 바와같이, 워드라인 디코더(1)와, 비트라인 디코더(2)와, 센스 앰프(40)와, 코드 데이타가 저장되어 있는 프로그램 메모리 어레이(3)와, 데이타 버스에 실린 코드 데이타가 외부 포트로 출력될때, 상기 워드라인 디코더(1)로 입력되는 어드레스 신호(Ao∼Am) 및 비트라인 디코더(2)로 입력되는 어드레스 신호(Bo∼Bn)의 위치를 변환하는 어드레스 스크램블부(60)와, 데이타 버스에 실린 코드 데이타가 외부 포트로 출력될때, 보호 인에이블 신호(PRO)에 따라 상기 어드레스 스크램블부(60)를 제어하는 스크램블 제어부(50)로 구성한다.

도 4는 도 2의 스크램블 제어부(50)의 상세 구성도로서, 이에 도시한 바와같이, 보호 인에이블 신호(PRO)와 읽기 인에이블 신호(RE)를 엔드 조합하는 제1 엔드 게이트(AND1)와, 그 보호 인에이블 신호(PRO)의 논리상태를 반전하는 인버터(INV)와, 그 인버터(INV)의 출력과 그 읽기 인에이블 신호(RE)를 엔드 조합하는 제2 엔드 게이트(AND2)로 구성한다.

도 5는 어드레스 스크램블부(60)의 상세 구성도로서, 이에 도시한 바와같이, 상기 스크램블 제어부(50) 제2 엔드 게이트(AND2)의 출력신호(A)에 의해 어드레스 신호(Am∼Ao)(Bn∼Bo)를 통과 또는 차단하는 다수의 스위치(S_1Am, S_1Am-1, S_1Am-2∼S_1A0, S_1Bn∼S_1B0)와, 상기 스크램블 제어부(50)의 제1 엔드 게이트(AND1)의 출력신호(B)에 의해 어드레스 신호(Am-Ao)(Bn-Bo)의 위치를 변경시켜 출력하는 다수의 스위치(S_2Am, S_2Am-1, S_2Am-2∼S_2A0, S_2Bn∼S_2B0)로 구성한다.

이와같이 구성한 본 발명 일실시예의 동작을 도 3 내지 도 6을 참조하여 설명한다.

워드라인 디코더(1), 비트라인 디코더(2)에는 읽기 인에이블신호(RE)가 입력되며, 그 스크램블 제어부(50)에는 읽기 인에이블신호(RE)와 보호 인에이블 신호(PRO)가 입력된다.

그 보호 인에이블 신호(PRO)는 정상모드일때 로우 레벨이고, 보호모드일때는 하이레벨이 된다.

먼저, 정상모드일때의 동작을 설명한다.

보호 인에이블 신호(PRO)와 읽기 인에이블 신호(RE)는 제1 엔드 게이트(AND1)에서 엔드 조합되며, 도 5에 도시된 바와같이, 그 보호 인에이블 신호(PRO)가 로우레벨이므로, 그 제1 엔드 게이트(AND1)의 출력신호(B)는 정상모드에서 항상 로우레벨이 된다. 그 출력신호(B)에 의해 어드레스 스크램블부(60)의 다수의 스위치(S_2Am, S_2Am-1, S_2Am-2∼S_2A0, S_2Bn∼S_2B0)는 개방된다.

반대로, 인버터(INV)에 의해 반전된 보호 인에이블 신호(PRO)와 읽기 인에이블 신호(RE)가 제2 엔드 게이트(AND2)에서 조합됨으로써, 그 제2 엔드 게이트(AND2)의 출력신호(A)는 상기 읽기 인에이블 신호(RE)와 동기된다. 즉, 상기 읽기 인에이블 신호(RE)가 하이레벨이면, 상기 출력신호(A) 역시 하이레벨이 되며, 그 출력신호(A)에 의해 어드레스 스크램블부(60)의 다수의 스위치((S_1Am, S_1Am-1, S_1Am-2∼S_1A0, S_1Bn∼S_1B0)는 단락된다.

따라서, 입력된 어드레스 신호(Ao∼Am)(Bo∼Bn)는 그 위치가 변하지 않은 상태로 워드라인 디코더(1)와 비트라인 디코더(2)로 입력된다.

다음으로, 보호모드, 즉 저장된 코드 데이타가 외부 포트를 통하여 출력될 경우의 동작을 설명한다.

상기 하이레벨의 보호 인에이블 신호(PRO)는 그 인버터(INV)에서 반전되고, 상기 제2 엔드 게이트(AND2)의 출력신호(A)는 항상 로우레벨이 되며, 그에따라 다수의 스위치((S_1Am, S_1Am-1, S_1Am-2∼S_1A0, S_1Bn∼S_1B0)는 개방된다.

반대로, 상기 제1 엔드 게이트(AND1)의 출력신호(B)는 상기 읽기 인에이블 신호(RE)와 동기된다. 즉, 상기 읽기 인에이블 신호(RE)가 하이레벨이면, 상기 출력신호(B) 역시 하이레벨이 된다. 그 출력신호(B)에 의해 어드레스 스크램블부(60)의 다수의 스위치(S_2Am, S_2Am-1, S_2Am-2∼S_2A0, S_2Bn∼S_2B0)는 단락된다.

따라서, 입력된 어드레스 신호(Ao∼Am)(Bo∼Bn)는 그 위치가 변경된 상태로 워드라인 디코더(1)와 비트라인 디코더(2)로 입력된다.

부연 설명하면, 도 4b에 도시한 바와같이, 어드레스(Am)는 스위치(S_2Am)를 경유함으로써, 상기 워드라인 디코더(1)로 입력될때는 그 위치가 변경되어 어드레스(Am')가 된다. 또한, 어드레스(Am-1)는 스위치(S_2Am-1)를 경유함으로써, 상기 워드라인 디코더(1)로 입력될때는 그 위치가 변경되어 어드레스(Am'-1)가 된다. 나머지 어드레스들도 스위치들을 경유하여 그 위치가 변경되어 상기 워드라인 디코더(1)로 입력된다.

변경된 어드레스(Am'∼Ao')(Bm'∼Bo')에 의해 선택되는 상기 프로그램 메모리 어레이(3)의 셀은 변경되지 않은 어드레스(Am∼Ao)(Bm∼Bo)에 의해 선택되는 셀과 다르다.

다음으로, 본 발명의 다른 실시예에 대하여 설명한다.

도 7는 본 발명 반도체 메모리 장치의 프로그램 데이타 보호 회로의 다른 실시예의 구성도로서, 이에 도시한 바와같이, 워드라인 디코더(1)와, 비트라인 디코더(2)와, 센스 앰프(40)와, 코드 데이타가 저장되어 있는 프로그램 메모리 어레이(3)와, 데이타 버스에 실린 코드 데이타가 외부 포트로 출력될때, 상기 프로그램 메모리 어레이(3)로 입력되는 워드라인(2^mr, 2^m-1r, 2^2m-2r∼2^0r)과 센스 앰프(40)로 입력되는 비트라인(2^nr∼2^0r)의 위치를 변경하는 어드레스 스크램블부(600)와, 데이타 버스에 실린 코드 데이타가 외부 포트로 출력될때, 보호 인에이블 신호(PRO)에 따라 상기 어드레스 스크램블부(600)를 제어하는 스크램블 제어부(50)로 구성한다.

상기 스크램블 제어부(50)의 구성은 도 4에 도시된다.

도 8는 어드레스 스크램블부(600)의 상세 구성도로서, 이에 도시한 바와같이, 상기 스크램블 제어부(50) 제2 엔드 게이트(AND2)의 출력신호(A)에 의해 워드라인(2^mr, 2^m-1r, 2^m-2r∼2^0r) 및 비트라인(2^nr∼2^0r)을 통과 또는 차단하는 다수의 스위치(,,∼,∼)와, 상기 스크램블 제어부(50)의 제1 엔드 게이트(AND1)의 출력신호(B)에 의해 워드라인(2^mr, 2^m-1r, 2^m-2r∼2^0r) 및 비트라인(2^n-2r∼2^0r)의 위치를 변경시켜 출력하는 다수의 스위치(,,∼,∼)로 구성한다.

본 발명의 일 실시예의 구성을 도시한 도 3에서는 어드레스 스크램블 부(60)가 어드레스(Am∼Ao, Bm∼Bo)의 위치를 변경하였으나, 본 발명의 다른 실시예에서는 어드레스 스크램블 부(600)가 워드라인(2^mr, 2^m-1r, 2^m-2r∼2^0r)및 비트라인(2^n-2r∼2^0r)의 위치를 변경시킨다.

이와같은 동작을 제외한 나머지 동작은 본 발명의 일실시예의 동작과 동일하다.

본 발명의 일실시예의 어드레스 스크램블 부(60)의 스위치의 갯수는 어드레스 갯수의 2배이며, 본 발명의 다른 실시예의 어드레스 스크램블 부(600)의 스위치의 갯수는 워드라인과 비트라인의 2배이다.

따라서, 통상적으로는 도 3의 일실시예의 구성으로 본 발명의 기술을 구현할 수 있으나, 제조 공정 또는 기타의 원인으로 일실시예의 구성이 어려울 경우에는 다른 실시예의 구성으로 본 발명의 기술을 구현할 수 있다.

본 발명은, 저장된 코드 데이타가 외부 포트를 통하여 출력될 경우, 프로그램 메모리 어레이의 원래의 셀이 아닌 다른 셀에 저장되어 있던 코드 데이타가 데이타 버스를 통하여 외부로 출력되도록 함으로써, 외부에서 원래의 셀에 저장되어 있던 코드 데이타를 인식할 수 없다.

또한, 도 2와 같이 종래 기술에서는 읽기 인에이블 신호(RE)의 한 주기 동안 두개의 펄스가 필요하다. 즉, 그 읽기 인에이블 신호(RE)의 한개의 펄스와 암호 인에이블 신호(ENC)의 한개의 펄스가 필요하다. 그러나, 본 발명은 도 5에 도시한 바와같이 읽기 인에이블 신호(RE)와 그 출력신호(A 또는 B)가 동기되므로, 읽기 인에이블 신호(RE)의 한 주기 동안 하나의 펄스만 필요하면 된다. 따라서, 본 발명에서는 한 주기가 경과하는 시간을 더 단축시킬 수 있으므로, 그에따라 동작 속도가 향상되는 효과가 있다.

또한, 본 발명에서는, 종래 기술의 센스 앰프(도 1의 블록 4)에 부가 구성된 배타적 노아 게이트들이 필요없다.

Claims (8)

1. 워드라인 디코더와, 비트라인 디코더와, 센스 앰프와, 코드 데이타가 저장되어 있는 프로그램 메모리 어레이로 구성되고, 그 워드라인 디코더 및 비트라인 디코더에는 읽기 인에이블 신호가 입력되는 반도체 메모리 장치에 있어서; 데이타 버스에 실린 코드 데이타가 외부 포트로 출력될때, 상기 워드라인 디코더로 입력되는 어드레스 신호 및 비트라인 디코더로 입력되는 어드레스 신호의 위치를 변환하는 어드레스 스크램블부와, 데이타 버스에 실린 코드 데이타가 외부 포트로 출력될때, 보호 인에이블 신호에 따라 상기 어드레스 스크램블부를 제어하는 스크램블 제어부로 구성한 것을 특징으로 하는 반도체 메모리 장치의 프로그램 데이타 보호 회로.
2. 제1항에 있어서, 상기 스크램블 제어부는, 그 보호 인에이블 신호와 읽기 인에이블 신호를 엔드 조합하는 제1 엔드 게이트와, 그 보호 인에이블 신호의 논리상태를 반전하는 인버터와, 그 인버터의 출력과 그 읽기 인에이블 신호를 엔드 조합하는 제2 엔드 게이트로 구성한 것을 특징으로 하는 반도체 메모리 장치의 프로그램 데이타 보호 회로.
3. 제2항에 있어서, 상기 어드레스 스크램블부는, 상기 스크램블 제어부의 제2 엔드 게이트의 출력신호에 의해 어드레스 신호를 통과 또는 차단하는 다수의 스위치와, 상기 스크램블 제어부의 제1 엔드 게이트의 출력신호에 의해 어드레스 신호의 위치를 변경시켜 출력하는 다수의 스위치로 구성한 것을 특징으로 하는 반도체 메모리 장치의 프로그램 데이타 보호 회로.
4. 제3항에 있어서, 그 출력신호는 정상모드에서 그 읽기 인에이블 신호와 동기되어 출력됨을 특징으로 하는 반도체 메모리 장치의 프로그램 데이타 보호 회로.
5. 제3항에 있어서, 그 출력신호는 보호모드에서 그 읽기 인에이블 신호와 동기되어 출력됨을 특징으로 하는 반도체 메모리 장치의 프로그램 데이타 보호 회로.
6. 워드라인 디코더와, 비트라인 디코더와, 센스 앰프와, 코드 데이타가 저장되어 있는 프로그램 메모리 어레이로 구성되고, 그 워드라인 디코더 및 비트라인 디코더에는 읽기 인에이블 신호가 입력되는 반도체 메모리 장치에 있어서;

   데이타 버스에 실린 코드 데이타가 외부 포트로 출력될때, 상기 프로그램 메모리 어레이로 입력되는 워드라인과 센스 앰프로 입력되는 비트라인의 위치를 변경하는 어드레스 스크램블부와, 데이타 버스에 실린 코드 데이타가 외부 포트로 출력될때, 보호 인에이블 신호에 따라 상기 어드레스 스크램블부를 제어하는 스크램블 제어부로 구성한 것을 특징으로 하는 반도체 메모리 장치의 프로그램 데이타 보호 회로.
7. 제6항에 있어서, 상기 스크램블 제어부는, 보호 인에이블 신호와 읽기 인에이블 신호를 엔드 조합하는 제1 엔드 게이트와, 그 보호 인에이블 신호의 논리상태를 반전하는 인버터와, 그 인버터의 출력과 그 읽기 인에이블 신호를 엔드 조합하는 제2 엔드 게이트로 구성한 것을 특징으로 하는 반도체 메모리 장치의 프로그램 데이타 보호 회로.
8. 제6항에 있어서, 상기 어드레스 스크램블부는, 상기 스크램블 제어부 제2 엔드 게이트의 출력신호에 의해 워드라인 및 비트라인을 통과 또는 차단하는 다수의 스위치와, 상기 스크램블 제어부의 제1 엔드 게이트의 출력신호에 의해 워드라인 및 비트라인의 위치를 변경시켜 출력하는 다수의 스위치로 구성한 것을 특징으로 하는 반도체 메모리 장치의 프로그램 데이타 보호 회로.