JP2003516071A - 暗号化機能を備えるマイクロプロセッサ装置 - Google Patents

暗号化機能を備えるマイクロプロセッサ装置

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Abstract

(57)【要約】 マイクロプロセッサ装置は、機能ユニット（１、２、３）間にデータを転送するためのデータバス（４）を含む。各ユニットは、バス側に暗号化ユニット／復号化デバイス（１１、２１、３１）を含み、このデバイスは乱数発生器（６）によって同期的に制御される。この装置は、許容され得る範囲でさらなる回路を使用して、データバスを介して転送されるデータのモニタリングに対する高い安全性を可能にする。第１の暗号ユニットおよび前記第２の暗号ユニット（２１、３１；１１）がクロック同期的に制御可能になる、クロック信号（ＣＬＫ）を入力するように接続され得る。第１の暗号ユニットおよび前記第２の暗号化ユニット（２１、３１；１１）は、動作中に、暗号化デバイスと付属の復号化デバイスの対を形成し得る。

Description

【発明の詳細な説明】
【０００１】 本発明は、データバスを介して互いに接続されたマイクロプロセッサおよび周
辺ユニットを有するマイクロプロセッサ装置に関する。バスの終端において、暗
号ユニットが提供される。
【０００２】 データバスを介して流れるデータトラフィックが暗号法を用いて（ｋｒｙｐｔ
ｏｇｒａｐｈｉｓｃｈ）暗号化されるマイクロプロセッサ装置は、セキュリティ
が重視される（Ｓｉｃｈｅｒｈｅｉｔｓｋｒｉｔｉｓｃｈ）用途に用いられる。
例えば、このようなマイクロプロセッサ装置は、チップカードと呼ばれる移動デ
ータ媒体カードの制御回路として利用される。マイクロプロセッサの構造のデー
タメモリにおいて、個人データ、金銭価値またはアクセス認証が格納される。こ
れらのデータは読出し装置によって読出され、この読出し装置は、次に、非認証
アクセスから守られた機能ユニットを作動させる。
【０００３】 マイクロプロセッサ装置内のデータトラフィックは、非認証アクセスが可能で
あることが許されない秘密のデータを含むので、適切な保護措置を必要とする。
装置のデータメモリの非認証の読出し、または装置内部のデータトラフィックの
モニタリングはプロービングによって行なわれる。プロービングの際、対応する
回路部分およびライン上に細い針が配置され、処理された信号フローが動作中に
取出される。バスラインの作動は、比較的大きい寄生容量が原因で、回路が必要
とする消費電力量が大きい。バスアクセスは特徴的な電流プロファイルを示すの
で、外部から可視である。このプロファイルから回路内の動作工程が逆推理され
得、場合によっては、暗号ユニットのキーを突きとめることさえ可能である。
【０００４】 チップカード用のマイクロコントローラにおけるデータメモリの内容が非認証
で読出されることに対する保護対策は、ＤＥ第１９６ ４２ ５６０ Ａ１号に
おいて記載される。セキュリティに関するデータはデータメモリにおいて暗号化
されてファイルされる。メモリとＣＰＵとの間のデータ経路において復号化デバ
イスが接続され、復号されたオリジナルデータがＣＰＵにおいて処理され得る。
データをメモリに再書込みする（ｚｕｒｕｅｃｋｓｃｈｒｅｉｂｅｎ）際、デー
タは再び暗号化される。実施形態の１変形において、暗号化および復号化が２段
階で実行される。従って、メモリ側にそれぞれ１つの暗号化ユニットおよび復号
ユニット、およびＣＰＵ側に各周辺ユニットが構成される。
【０００５】 問題は、実施形態の１変形によっては、バス上のデータトラフィックが完全に
復号化されるかまたは部分的に復号化されることである。バスを介して流れるデ
ータトラフィックは、プロービングによって比較的容易にモニタリングされ得る
。非認証データの取出しから効果的に守るために、さらなる、例えば、機械的措
置が必要とされる。
【０００６】 本発明の課題は、チップ内部の動作が非認証でモニタリングされることに対す
るセキュリティが強化されたマイクロプロセッサ装置を提供することである。
【０００７】 本発明によると、この課題はマイクロプロセッサ装置によって解決される。こ
の装置は、中央処理装置およびデータバスを介して互いに接続された少なくとも
１つの周辺ユニット、周辺ユニット内に構成されデータバスに接続された第１の
暗号ユニット（ｋｒｙｐｔｏｇｒａｐｈｉｓｈｃ Ｅｉｎｈｅｉｔ）、中央処理
装置内に構成されデータバスに接続される第２の暗号ユニット、およびデータ値
を提供するために第１の暗号ユニットおよび第２の暗号ユニットと結合された、
連続したデータ値を生成する乱数発生器を含み、第１の暗号ユニットおよび第２
の暗号法ユニットの暗号動作は乱数発生器によって生成されたデータ値に依存し
て制御され得る。
【０００８】 本発明において、マイクロプロセッサ装置の機能ユニットからデータバスに出
力されたデータトラフィックが暗号化され、受信ユニットへの入力において再び
復号化される。暗号化動作および復号化動作は乱数発生器によって制御されるの
で、暗号化法／復号化法の各動作状態についての決定的な予測はできない。この
結果、データバスを介して扱われるデータトラフィックのセキュリティは強化さ
れる。従って、通常ならば追加的に必要とされる、針による攻撃からバスライン
を守る機械的措置はもはや必要でない。暗号化法／復号化法のランダム制御（Ｚ
ｕｆａｌｌｓｓｔｅｕｅｒｕｎｇ）によって、対応してランダムな電流プロファ
イルが生成されるので、この方法で、データトラフィックを、バスを介してモニ
タリングすることは不可能である。
【０００９】 本発明は、基本的に、メモリを含む周辺ユニットを有する中央処理装置（Ｃｅ
ｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ−ＣＰＵ）がデータおよびアドレ
スを、バスを介して交換する、すべてのマイクロプロセッサシステムにおいて適
用可能である。装置は、単一の半導体チップ、いわゆるマイクロコントローラに
おいて個別設計およびモノリシックに集積された装置であり得る。
【００１０】 目的に合わせて、暗号化／復号化を制御するための乱数は、各ユニットにクロ
ック同期的に供給される。これに加えて、すべての暗号化ユニット／復号化ユニ
ットを互いに接続するクロックラインが提供される。さらに、これらのユニット
は、乱数が転送されるラインによって互いに接続される。セキュリティを強化す
るために、機械的遮蔽措置によって上述の２つのラインを針の攻撃から守ること
が好ましい。しかしながら、バスの他の複数のデータラインに対する対応する保
護は免除される。
【００１１】 キーに関するランダム値をバスおよび制御ラインを介して暗号ユニットに転送
することもまた可能である。別個のライン５は、その後、必要ではなくなる。従
って、データバスのみでなく、制御信号、いわゆるバスラインも暗号化されて転
送され得る。
【００１２】 暗号化ユニット／復号化ユニットは、目的に合わせて、共通のクロック信号お
よび連続的に入力される乱数によって制御される、フィードバックを有するシフ
トレジスタを含む。シフトレジスタによって出力側に提供されるデータワードは
バス上に出力されるべき、またはバスによって受信されるデータワードと、例え
ば、排他的論理和結合を介して論理的に結びつけられる。シフトレジスタのフィ
ードバックは好適には線形である。
【００１３】 以下において、本発明は、図面に示された実施例を用いて詳細に説明される。
図１は、マイクロコントローラにモノリシック集積されたＣＰＵ、メモリおよび
さらなる周辺ユニットの模式図を示す。
【００１４】 図に示されたマイクロコントローラは、中央処理装置すなわちＣＰＵ１、メモ
リ２および周辺ユニット３を含む。周辺ユニット３は、例えば、入力回路ブロッ
ク／出力回路ブロックであり得る。マイクロコントローラの全素子は、単一のシ
リコンチップ上に集積される。ＣＰＵ１は、データ制御および計算機能を引受け
、メモリユニット２は揮発性または不揮発性で格納されたデータを含み、周辺ユ
ニット３は、このユニットに割当てられた各専用機能に用いられる。通常、マイ
クロコントローラは、さらなる機能ユニットを含む。上述のユニット間のデータ
交換は、データバス４を介して行なわれる。データバスは、データが並行に転送
される複数のラインを含む。さらに、バスはデータを転送するための対応する制
御ラインを含む。データバスの方向を向くユニット１、２、３の入力および出力
において、暗号ユニット１１、２１、３１が構成される。データバスラインを介
して各ユニットに入力されるか、または出力されるデータフローは、割当てられ
た暗号ユニットによって復号化および暗号化される。
【００１５】 例えば、ＣＰＵ１はメモリ２に対してデータワードを要求する。データワード
は、メモリ２の対応するメモリセルから読出され、レジスタ２１１においてバッ
ファされる。暗号ユニット２１の内部回路によってデータワードが暗号化され、
バス４に出力される。ＣＰＵ１の暗号ユニット１１は、このデータワードを受取
り、復号化し、レジスタ１１１においてバッファする。データワードがバス４上
でメモリ２からＣＰＵ１に転送される間、暗号化されたデータのみが利用可能で
ある。ユニット２１および１１における暗号化および復号化は、乱数に依存して
実行される。この乱数は乱数発生器６によって提供され、この乱数発生器の出力
はライン５を介してユニット２１、１１と接続される。乱数の入力は、２つのユ
ニット２１、１１において、ライン７を介して２つのデバイス２１、１１に入力
されたクロックＣＬＫを用いてクロック同期的に行なわれる。乱数発生器５はビ
ットの（擬）ランダム列（ｚｕｆａｅｌｌｉｇｅ Ｆｏｌｇｅ）を生成し、クロ
ッ暗号ユニット２１、１１にクロックＣＬＫを用いてクロック同期的に提供され
る。
【００１６】 暗号化および復号化が乱数に依存して制御されることによって、バス４を介し
て転送されるデータ値の非認証の取出しに対するデータセキュリティは強化され
る。同期制御は、送信または受信を行なうユニットにおける暗号化工程および復
号化工程が同じタイムインターバルで互いに相補的であることを保証する。暗号
化のランダム性（Ｚｕｆａｅｌｌｉｇｋｅｉｔ）が原因で、データの転送が繰返
し行なわれたとしても、バス上には異なったビットパターンが現れる。まだ転送
されていないが比較的容量性負荷が大きいバスの容量性負荷が原因で、外部から
比較的測定し易いチップの電流プロファイルは、時間の経過とともに無相関およ
びランダムである。従って、読出しが試みられる際に、場合によっては生じ得る
マイクロコントローラの特徴的なスイッチング特性を認識するために電流プロフ
ァイルは用いられ得ない。
【００１７】 セキュリティをさらに強化するためには、乱数および暗号化クロック／復号化
クロックを提供するためのライン５および７を針攻撃またはプロービングから守
るだけで十分である。これについては、従来の公知の措置が適用され得る。例え
ば、ラインがさらなる層で覆われ、この層が除去された場合、ラインが破壊され
、使用不可能になる。
【００１８】 上述の３つのすべての暗号化ユニット／復号化ユニット１１、２１、３１は、
対応して、同じように構成される。ユニット１１が例示的に詳しく説明される。
レジスタ１１１は、ＣＰＵ１側において、ＣＰＵによって今受取られるべき、ま
たは出力されるべきデータワードをバッファするために用いられる。データバス
に接続することにより、バスのデータ線のそれぞれに論理機能を付与する。実施
例において、バスのデータライン各々に排他的論理和関数１１２、１１３、１１
４、１１５が適用される。排他的論理和ゲートの各入力のうちの１つまたは出力
を用いて、データバスのラインのうちの１つに接続される。入力のうちの別の１
つは、シフトレジスタ１１６の各出力と接続され、このレジスタは、例えば、線
形でフィードバックされる。シフトレジスタ１１６は、クロックライン７および
乱数を供給するライン５に入力側で接続される。乱数発生器６によって生成され
た乱数は、フィードバックされたシフトレジスタ１１６にライン５を介して連続
的に生成され、その際、クロック制御はクロックＣＬＫによって行なわれる。シ
フトレジスタ１１６のフィードバックは、レジスタの出力端子において各タイミ
ングパルスを有する別のデータワードが存在し、このデータワードは排他的論理
和ゲート１１２、．．．、１１５を介して各々がバス４上に出力されるべき、ま
たはバス４によって受信されるべきデータワードと論理接続されるようにする。
開始時に、シフトレジスタは同じ値を用いて初期化される。他の暗号ユニット２
１、３１は同じ設計を有し、このユニットの外部端子において対応して接続され
るので、バス４を介して転送されたデータワードは送信位置および受信位置にお
いて暗号化され、または対応して相補的に復号化される。暗号化および復号化は
互いに対称的である。基本的には、シフトレジスタ１１６がフィードバックされ
ない場合、これで十分である。フィードバックによってセキュリティが強化され
る。フィードバックに適切であるのは、原始的多項式（ｐｒｉｍｉｔｉｖｅ Ｐ
ｏｌｙｎｏｍ）に基づく線形フィードバックである。並行度（Ｐａｒａｌｌｅｌ
ｉｔａｅｔ）に依存して、シフトレジスタから入来する対応する複数のビットに
よって暗号化される。送信側および受信側において、同じ乱数によって暗号化／
復号化がクロック同期的に行なわれる。対称的な暗号化が行なわれるため、転送
工程は重要ではない。
【００１９】 乱数およびクロックを提供するために使用される回路部分の大きさ、ならびに
線形フィードバックされたシフトレジスタ、入力レジスタ／出力レジスタおよび
排他的論理和ゲートのために使用される回路部分の大きさは正当化され得る範囲
範囲である。しかしながら、バスを介して転送されるデータ値の非認証のモニタ
リング、および電流プロファイルの測定に対するセキュリティは、これらを費や
すだけあって著しく強化される。
【図面の簡単な説明】
【図１】 図１は、マイクロコントローラにモノリシック集積されたＣＰＵ、メモリおよ
びさらなる周辺ユニットの模式図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ゼトラク， ホルガー ドイツ国 85658 エクマーティング， ノイミュンスター 10アー Ｆターム(参考） 5B017 AA07 BA07 BB03 CA13 5J104 AA47 EA04 EA18 FA01 JA03 NA02 NA23 NA35 NA42

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 マイクロプロセッサ装置であって、 中央処理装置（１）および、バス（４）を介して互いに接続される、少なくと
    も１つの周辺ユニット（２、３）と、 該周辺ユニット（２、３）において構成され、該バス（４）に接続された第１
    の暗号ユニット（２１、３１）と、 該中央処理装置（１）において構成され、該バス（４）に接続された第２の暗
    号ユニット（１１）と、 データ値を入力するための該第１の暗号ユニットおよび該第２の暗号ユニット
    （２１、３１；１１）に結合された、ランダム値の列を生成するための乱数発生
    器（６）とを備える装置であって、 該第１の暗号ユニットおよび該第２の暗号ユニット（２１、３１；１１）の暗
    号動作は、該乱数発生器（６）によって生成されたデータ値に依存して制御が可
    能である、装置。
  2. 【請求項２】 前記第１の暗号ユニットおよび前記第２の暗号ユニット（２
    １、３１；１１）がクロック同期的に制御可能になる、クロック信号（ＣＬＫ）
    を入力するための接続を特徴とする、請求項１に記載の装置。
  3. 【請求項３】 前記第１の暗号ユニットおよび前記第２の暗号化ユニット（
    ２１、３１；１１）は、動作中に、暗号化デバイスと付属の復号化デバイスの対
    を形成することを特徴とする、請求項１または２に記載の装置。
  4. 【請求項４】 暗号ユニット（１１、２１、３１）の１つは、 乱数発生器（６）によって生成されたデータ値が供給され得るフィードバック
    されたシフトレジスタ（１１６）と、 フィードバックされたシフトレジスタ（１１６）の信号経路および出力側に接
    続され、信号経路のうちの１つと出力側が接続される各論理接続素子（１１２、
    １１３、１１４、１１５）の１つを有する多数のデータ信号経路と を備えることを特徴とする、請求項１〜３に記載の装置。
  5. 【請求項５】 前記シフトレジスタ（１１６）は、線形でフィードバックさ
    れることを特徴とする、請求項４に記載の装置。
  6. 【請求項６】 前記中央ユニット（１）および前記周辺ユニット（２）が集
    積回路としてモノリシックに集積されることを特徴とする、請求項１〜５に記載
    の装置。
  7. 【請求項７】 前記周辺ユニット（２）はメモリセルアレイを備えることを
    特徴とする、請求項１〜６に記載の装置。
  8. 【請求項８】 移動データ媒体における装置であることを特徴とする、請求
    項１〜７に記載の装置。
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