JP3586475B2 - 擬似乱数列の発生方法および回路装置 - Google Patents
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Description
【産業上の利用分野】
本発明は、帰還結合されたシフトレジスタ装置の使用のもとにビットデータの擬似乱数列を発生するための方法および回路装置に関する。
【0002】
【従来の技術】
擬似乱数列または擬似ランダムな2値列はしばしばアナログおよびディジタルシステムの検査のために使用される。さらに擬似乱数列はデータの暗号化の際に重要な役割をする。
【0003】
このようなビットデータの擬似乱数列を発生するさまざまな回路装置が知られている。文献「半導体回路技術(Halbleiter ‐Schaltungstechnih)」第5版、ティーツェ(Tietze)/シェンク(Schenk)共著、第509〜512頁には、このような擬似乱数列を発生するための回路装置が記載されている。擬似乱数列を発生するためには通常、特定の仕方で帰還結合されているシフトレジスタが使用される。その際に帰還結合は排他的オア回路から構成される。n段を有するシフトレジスタが発生し得る最大の非周期的ビット列はN=2n −1ビットの長さである。従って、たとえば4段のシフトレジスタにより15ビットの最大周期長さを有する乱数列が発生され得る。そのために適した回路は前記文献の第20.23図に示されている。
【0004】
それに対してデータの暗号化の際には、帰還結合されたシフトレジスタ装置は暗号情報、すなわち秘密データ語を与えられる。このデータ語により、帰還結合されたシフトレジスタ装置の出力端における擬似乱数列のどのポジションで擬似乱数列のデータストリームが開始されるかが決定される。
【0005】
たとえばチップカードのような携帯可能なデータキャリア装置およびこれと共同動作するデータ入力/出力装置のなかにそれぞれ等しく帰還結合されたシフトレジスタが位置しており、また等しいキーが両側で知られているならば、データキャリア装置からデータ入力/出力装置へ暗号化されて送られたデータが再び暗号解読され、または両側の間で交換されるデータストリームが等しい仕方で暗号化され、また暗号化されたデータが比較され得る。それによって、なかんずく、チップカードの真正証明が可能であり、また偽造または誤使用に対する確実な保護が保証される。
【0006】
このようなデータキャリア装置を保護するための従来の方法およびコンセプトは、偽造および誤使用を排除するための厳密な真正検査の代わりに、模造による実現が非常に困難な特有の特徴の検査を行う。さらに、上記の秘密キーによりデータキャリア装置のなかに発生されるコードをデータ内容の真正証明のために追加することにより記憶されたデータの有効性を検査することも知られている。
【0007】
この公知の方法における問題点は、コントロール信号の盗聴またはデータキャリア装置、たとえばチップカードの入力/出力端における取り出しが可能であり、それによって偽造目的でのコントロール情報の再生が可能であることである。
【0008】
マイクロプロセッサアーキテクチュアを有する電子回路では、この欠点は、チャレンジとそれに対するレスポンスとの合致を確認するチャレンジ‐レスポンス原理またはゼロ‐知識‐プロトコルによる暗号による真偽判別または同定過程の採用により排除される。
【0009】
このチャレンジ‐レスポンス原理ではたとえばチップカードおよびその読出しのためのデータ入力/出力装置において、先ずデータ入力/出力装置がデータ“チャレンジ”を発生し、それをチップカードに送る。そこでこのチップカードはいわゆる“レスポンス”を計算する。この“レスポンス”は真正証明のためのアルゴリズムにより計算され、また目的にかなって別のデータ、秘密のカードキーおよびたとえば内部カウンタ状態のような別の量に関係している。チップカードからデータ入力/出力装置に送られる“レスポンス”はデータ入力/出力装置のなかでそこに存在するデータと比較される。そこに存在するこれらのデータは等しいアルゴリズム、等しい秘密のカードキー、チャレンジおよび追加情報により計算される。レスポンスがこの計算と合致すれば、チップカードは有効であると認識される。他の場合にはチップカードとデータ入力/出力装置との間のデータ接続の断絶が行われる。
【0010】
冒頭に記載した帰還結合されたシフトレジスタ装置はこの公知のシステムにおいて、秘密を保持すべきカードキーをより長い擬似乱数列、いわゆるキーストリーム列に変換するために使用される。キーストリーム列の任意の部分を設定する際に、カードキーを不法な仕方で計算しようとするアタッカーにキーストリーム列のそれ以外の部分を予報することは不可能でなければならない。このことは、キーに戻し計算することが同じく不可能でなければならないことを意味する。従来公知の帰還結合されたシフトレジスタ装置はそのために既に、シフトレジスタ装置が十分に長いかぎり、たとえば50の相前後してスイッチングされるシフトレジスタセルを有するかぎり、良好な保護を保証する。しかし、これらの公知の方法を可能なかぎりわずかな費用で一層良好に確実にする努力がなされている。本発明もその努力の1つである。
【0011】
【発明が解決しようとする課題】
本発明の課題は、帰還結合されたシフトレジスタ装置の使用のもとにビットデータの擬似乱数列を発生するための方法ならびにこの方法を実施するための回路装置であって、従来公知の方法および回路装置にくらべて、より高い確実性を有する方法および回路装置を提供することにある。さらに、この方法およびこの回路装置の適当な使用法が示されるべきである。
【0012】
この課題は、帰還結合されたシフトレジスタ装置の出力データから出力端子におけるビットデータの擬似乱数列を発生するための方法において、出力データのビットに対して制御されたマスクが行われ、このマスクの制御は、もっぱら非線形論理関数(h)を介してシフトレジスタ装置(S、R)のあらかじめ定められたシフトレジスタセル(b、c、d、e)のスイッチング状態により影響されて行われることにより解決される。
【0013】
本発明による方法の1つの実施態様では、シフトレジスタ装置の個々のシフトレジスタセルの出力信号が非線形論理関数に入力変数として供給され、また非線形論理関数の論理出力信号がビットデータの出力を制御するように構成されている。
【0014】
本発明の課題は、本方法を実施するための回路装置に関しては、出力側にスイッチング装置を有する帰還結合されたシフトレジスタ装置が多数の相前後してスイッチングされるシフトレジスタセルを含んでおり、予め定められたシフトレジスタセルが出力側で、非線形論理関数を実現する回路と接続されており、この回路が出力側でスイッチング装置とその制御のために接続されている回路装置において、シフトレジスタ装置の前記予め定められたシフトレジスタセルが非線形論理関数の入力と接続されていることにより解決される。
【0015】
本発明による回路装置の1つの有利な実施態様では、非線形論理関数を実現する回路が論理アンドおよび論理オアゲートを有するように構成されている。さらに、スイッチング装置自体は論理ゲート、たとえば第1の入力端子でシフトレジスタ装置の出力端と、また第2の入力端子で非線形論理関数を実現する回路の出力端子と接続されているアンドゲートであってよい。この場合、アンドゲートの出力端から擬似乱数列が取り出され得る。従って、スイッチング装置が投入されているか遮断されているかに応じて、帰還結合されたシフトレジスタ装置から発生されたビットデータが本発明による回路装置の出力端に到達したり到達しなかったりする。スイッチング装置が遮断されている間は、データは本発明による回路装置の出力端子に到達しない。このようなデータ間隙を回避するため、本発明による回路装置の出力側に、連続的なクロックにより読出される中間メモリが接続されるように構成され得る。
【0016】
本発明によれば、データの暗号化またはその解読のための方法および回路装置はデータキャリア装置、特に集積回路装置を有するチップカードにその真正認識のために使用される。
【0017】
【実施例】
以下、図面に示されている実施例により本発明を一層詳細に説明する。
【0018】
本発明による回路装置には、多数の相前後してスイッチングされるシフトレジスタセルa…zを有する帰還結合されたシフトレジスタ装置Sが設けられている。入力側のシフトレジスタセルは符号aを、また出力側のシフトレジスタセルは符号zを付されている。これらの相前後してスイッチングされるシフトレジスタセルは排他的オアゲート1ないし7を含んでいる帰還結合回路Rを介して帰還結合されている。そのために図1に示されている実施例では7つの排他的オアゲート1ないし7が帰還結合回路Rのなかに設けられている。これらの排他的オアゲート1ないし7はそれぞれ2つの入力端子および1つの出力端子を有し、その際に第1の排他的オアゲート1は最後のシフトレジスタセルzの出力信号およびシフトレジスタセルlの出力信号を与えられている。排他的オアゲート1の出力端子は第2の排他的オアゲート2の入力端子と接続されており、その他方の入力端子は符号mを付されているシフトレジスタセルの出力端に接続されている。図面に示されている実施例では、その他の排他的オアゲート3、4、5、6および7は、排他的オアゲート3に排他的オアゲート2の出力信号およびシフトレジスタセルnの出力信号が供給され、排他的オアゲート4に排他的オアゲート3の出力信号およびシフトレジスタセルoの出力信号が供給され、排他的オアゲート4の出力信号およびシフトレジスタセルsの出力信号が排他的オアゲート5に供給され、排他的オアゲート5の出力信号およびシフトレジスタセルpの出力信号が排他的オアゲート6に供給され、またその出力信号およびシフトレジスタセルrの出力信号が排他的オアゲート7に供給されるように接続されている。符号8を付されている排他的オアゲートは一方では排他的オアゲート7の出力信号を、また他方ではなかんずく秘密保持すべきキーを表す入力信号Eを受ける。出力側でこの排他的オアゲート8はシフトレジスタ装置の第1のシフトレジスタセルaの入力端と接続されている。
【0019】
この入力信号Eはたとえば秘密情報、チャレンジとしての乱数および場合によっては追加情報(たとえばデータメモリ内容)から得られる。本発明による回路装置は図面に示されている排他的オアゲート8に限られない。それどころかこの排他的オアゲート8は任意の演算論理により置換されていてよい。
【0020】
本発明によれば、帰還結合されたシフトレジスタ装置の出力端に、制御信号aAに関係して最後のシフトレジスタセルzに生ずるビットデータの擬似乱数列Pを出力端子Aに通過接続したり通過接続しなかったりするスイッチング装置Tが接続されている。制御信号aAは、本発明によれば、非線形論理関数hを実現する回路Fにより発生される。この回路Fは、シフトレジスタ装置Sの1つまたはそれ以上のスイッチング状態に関係して、スイッチング装置Tがその入力端に与えられている擬似乱数列Pを出力端子Aに接続するか否かを決定する。そのために回路Fは入力側で予め定められたシフトレジスタセルの出力端と接続されている。この実施例では、4つのシフトレジスタセル、すなわちシフトレジスタセルb、c、dおよびeの出力端が接続線a1、a2、a3およびa4を介して回路Fと接続されていると仮定されている。非線形論理関数hはたとえば下記の形式のアンドおよびオアゲートの組み合わせから成っている:
h=Xe ・Xd +Xe ・Xc +Xe ・Xb +Xd ・Xc +Xd ・Xb
【0021】
非線形論理関数を呈する回路Fからシフトレジスタ装置Sへの取り出し点は隣接するブロックとして選ばれないことが好ましい。これらの取り出し点をランダムにまた重ならずに選ぶことが推奨される。同様なことが排他的オアゲート1ないし7への帰還結合取り出し点にも当てはまる。
【0022】
この本発明による回路装置の動作の仕方は下記のとおりである。シフトレジスタ状態の定められた予設定の後に、前記のように秘密情報、乱数および場合によっては追加情報から成っていてよい入力信号Eが帰還結合されたシフトレジスタ装置Sに入力される。この入力は演算論理、ここでは排他的オアゲート8を介して最後の排他的オアゲート7の出力端における帰還結合情報と論理演算される。本発明による回路装置の出力端子Aにおける真正認識のためのデータワードの出力は回路Fの非線形論理関数hにより制御される。これは最後のシフトレジスタセルzの出力端において流れている擬似乱数列Pからマスクされて取り出されたものである。検査するポジションは次いで情報E、すなわち秘密情報、乱数および場合によっては存在する追加情報の知識に基づいて等しい経過をたどり得る。等しい際には真正であることが確認されている。
【0023】
シフトレジスタ装置Sの定められた予設定はたとえば帰還結合の中断により入力信号E、特に秘密情報の入力を介して行われ得る。予設定の後の入力の順序は任意に行われ得る。出力の阻止は本発明によれば、目的にかなった仕方で、特に秘密数の入力に対する確実性のために十分な非相関が保証されるように選ばれている。入力信号Eの入力の前および/または入力の間に多くのクロックサイクルが挿入され得る。さらに、より長いクロックサイクル相が、本来出力端子Aに生じている擬似乱数列の前に接続され得る。
【0024】
シフトレジスタからの出力を、非線形の出力関数に相応して、連続したクロックにより読出される中間レジスタのなかに書込むことは目的にかなっていることが判明している。それによって、さもなければ本発明による回路装置において不可避的に生ずるデータ間隙が生起することなしに、連続的なデータ列が本発明による回路装置の出力端において取り出し可能であるという利点が得られる。さらに真正検査は検査すべき回路の状態の各変化の後に繰り返され得る。その他に真正検査は2つの回路の間で相互に相応の擬似乱数列の交換により行われ得る。
【0025】
こうして本発明による回路装置および本発明による方法によれば、帰還結合されたシフトレジスタ装置および非線形の論理演算関数hを使って、シフトレジスタ装置Sの最後のシフトレジスタセルzの出力端における擬似乱数列Pから非線形の論理演算関数hを使って別の数列が選択により導き出されるデータ列を発生することも可能である。こうして発生される列に対して帰還結合関数および非線形の論理演算関数の選択を介して、本発明によれば、実際的な推量による出力端子Aにおける信号の予報可能性が不可能になることが保証されていなければならない。
【図面の簡単な説明】
【図1】本発明の原理説明図。
【符号の説明】
h 非線形論理関数
1〜8 排他的オアゲート
A 出力端子
a〜z シフトレジスタセル
a1〜a4 接続線
aA 制御信号
E 入力端子
F 非線形論理関数回路
h 非線形論理関数
P 擬似乱数列
R 帰還結合装置
S シフトレジスタ装置
T スイッチング装置
Claims (7)
- 帰還結合されたシフトレジスタ装置(R、S)の出力データ(P)から出力端子(A)におけるビットデータの擬似乱数列を発生するための方法において、出力データ(P)のビットに対して制御されたマスクが行われ、このマスクの制御は、もっぱら非線形論理関数(h)を介してシフトレジスタ装置(S、R)のあらかじめ定められたシフトレジスタセル(b、c、d、e)のスイッチング状態により影響されて行われることを特徴とする擬似乱数列発生方法。
- 出力側にスイッチング装置(T)を有する帰還結合されたシフトレジスタ装置(S、R)が多数の相前後してスイッチングされるシフトレジスタセル(a…z)を含んでおり、予め定められたシフトレジスタセル(b、c、d、e)が出力側で、非線形論理関数(h)を実現する回路(F)と接続されており、この回路(F)が出力側でスイッチング装置(T)とその制御のために接続されている回路装置において、シフトレジスタ装置(S、R)の前記予め定められたシフトレジスタセル(b、c、d、e)が非線形論理関数(h)の入力と接続されていることを特徴とする請求項1記載の方法を実施するための回路装置。
- 非線形論理関数(h)を実現する回路が論理アンドおよび論理オアゲートを有することを特徴とする請求項2記載の回路装置。
- スイッチング装置(T)が論理ゲートであることを特徴とする請求項2または3記載の回路装置。
- スイッチング装置(T)に出力側にバッファ装置がビットデータの擬似乱数列の連続的出力のために設けられていることを特徴とする請求項2ないし4の1つに記載の回路装置。
- データキャリア装置、特に集積回路を有するチップカードにおける真正認識のための請求項1による方法または請求項2ないし5の1つによる回路装置の使用方法。
- データの暗号化および/または暗号解読のための請求項1による方法または請求項2ないし5の1つによる回路装置の使用方法。
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