JPH06244684A - 擬似乱数列の発生方法および回路装置 - Google Patents

擬似乱数列の発生方法および回路装置

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JPH06244684A
JPH06244684A JP6017916A JP1791694A JPH06244684A JP H06244684 A JPH06244684 A JP H06244684A JP 6017916 A JP6017916 A JP 6017916A JP 1791694 A JP1791694 A JP 1791694A JP H06244684 A JPH06244684 A JP H06244684A
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Abstract

(57)【要約】 【目的】 チップカードのような携帯可能なデータキャ
リア装置の真偽判別のために適した、従来の方法にくら
べて確実性の高い方法を提供する。 【構成】 帰還結合されたシフトレジスタ装置の使用の
もとにビットデータの擬似乱数列を発生するための方法
において、シフトレジスタ装置の少なくとも１つのスイ
ッチング状態が、ビットデータの出力が行われるか否か
を確定する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、帰還結合されたシフト
レジスタ装置の使用のもとにビットデータの擬似乱数列
を発生するための方法および回路装置に関する。
【０００２】
【従来の技術】擬似乱数列または擬似ランダムな２値列
はしばしばアナログおよびディジタルシステムの検査の
ために使用される。さらに擬似乱数列はデータの暗号化
の際に重要な役割をする。
【０００３】このようなビットデータの擬似乱数列を発
生するさまざまな回路装置が知られている。文献「半導
体回路技術(Halbleiter ‐Schaltungstechnih)」第５
版、ティーツェ(Tietze)／シェンク(Schenk)共著、第５
０９〜５１２頁には、このような擬似乱数列を発生する
ための回路装置が記載されている。擬似乱数列を発生す
るためには通常、特定の仕方で帰還結合されているシフ
トレジスタが使用される。その際に帰還結合は排他的オ
ア回路から構成される。ｎ段を有するシフトレジスタが
発生し得る最大の非周期的ビット列はＮ＝２n −１ビッ
トの長さである。従って、たとえば４段のシフトレジス
タにより１５ビットの最大周期長さを有する乱数列が発
生され得る。そのために適した回路は前記文献の第２
０．２３図に示されている。
【０００４】それに対してデータの暗号化の際には、帰
還結合されたシフトレジスタ装置は暗号情報、すなわち
秘密データ語を与えられる。このデータ語により、帰還
結合されたシフトレジスタ装置の出力端における擬似乱
数列のどのポジションで擬似乱数列のデータストリーム
が開始されるかが決定される。
【０００５】たとえばチップカードのような携帯可能な
データキャリア装置およびこれと共同動作するデータ入
力／出力装置のなかにそれぞれ等しく帰還結合されたシ
フトレジスタが位置しており、また等しいキーが両側で
知られているならば、データキャリア装置からデータ入
力／出力装置へ暗号化されて送られたデータが再び暗号
解読され、または両側の間で交換されるデータストリー
ムが等しい仕方で暗号化され、また暗号化されたデータ
が比較され得る。それによって、なかんずく、チップカ
ードの真正証明が可能であり、また偽造または誤使用に
対する確実な保護が保証される。
【０００６】このようなデータキャリア装置を保護する
ための従来の方法およびコンセプトは、偽造および誤使
用を排除するための厳密な真正検査の代わりに、模造に
よる実現が非常に困難な特有の特徴の検査を行う。さら
に、上記の秘密キーによりデータキャリア装置のなかに
発生されるコードをデータ内容の真正証明のために追加
することにより記憶されたデータの有効性を検査するこ
とも知られている。
【０００７】この公知の方法における問題点は、コント
ロール信号の盗聴またはデータキャリア装置、たとえば
チップカードの入力／出力端における取り出しが可能で
あり、それによって偽造目的でのコントロール情報の再
生が可能であることである。
【０００８】マイクロプロセッサアーキテクチュアを有
する電子回路では、この欠点は、チャレンジとそれに対
するレスポンスとの合致を確認するチャレンジ‐レスポ
ンス原理またはゼロ‐知識‐プロトコルによる暗号によ
る真偽判別または同定過程の採用により排除される。
【０００９】このチャレンジ‐レスポンス原理ではたと
えばチップカードおよびその読出しのためのデータ入力
／出力装置において、先ずデータ入力／出力装置がデー
タ“チャレンジ”を発生し、それをチップカードに送
る。そこでこのチップカードはいわゆる“レスポンス”
を計算する。この“レスポンス”は真正証明のためのア
ルゴリズムにより計算され、また目的にかなって別のデ
ータ、秘密のカードキーおよびたとえば内部カウンタ状
態のような別の量に関係している。チップカードからデ
ータ入力／出力装置に送られる“レスポンス”はデータ
入力／出力装置のなかでそこに存在するデータと比較さ
れる。そこに存在するこれらのデータは等しいアルゴリ
ズム、等しい秘密のカードキー、チャレンジおよび追加
情報により計算される。レスポンスがこの計算と合致す
れば、チップカードは有効であると認識される。他の場
合にはチップカードとデータ入力／出力装置との間のデ
ータ接続の断絶が行われる。
【００１０】冒頭に記載した帰還結合されたシフトレジ
スタ装置はこの公知のシステムにおいて、秘密を保持す
べきカードキーをより長い擬似乱数列、いわゆるキース
トリーム列に変換するために使用される。キーストリー
ム列の任意の部分を設定する際に、カードキーを不法な
仕方で計算しようとするアタッカーにキーストリーム列
のそれ以外の部分を予報することは不可能でなければな
らない。このことは、キーに戻し計算することが同じく
不可能でなければならないことを意味する。従来公知の
帰還結合されたシフトレジスタ装置はそのために既に、
シフトレジスタ装置が十分に長いかぎり、たとえば５０
の相前後してスイッチングされるシフトレジスタセルを
有するかぎり、良好な保護を保証する。しかし、これら
の公知の方法を可能なかぎりわずかな費用で一層良好に
確実にする努力がなされている。本発明もその努力の１
つである。
【００１１】
【発明が解決しようとする課題】本発明の課題は、帰還
結合されたシフトレジスタ装置の使用のもとにビットデ
ータの擬似乱数列を発生するための方法ならびにこの方
法を実施するための回路装置であって、従来公知の方法
および回路装置にくらべて、より高い確実性を有する方
法および回路装置を提供することにある。さらに、この
方法およびこの回路装置の適当な使用法が示されるべき
である。
【００１２】
【課題を解決するための手段】この課題は、帰還結合さ
れたシフトレジスタ装置の使用のもとにビットデータの
擬似乱数列を発生するための方法において、シフトレジ
スタ装置の少なくとも１つのスイッチング状態が、ビッ
トデータの出力が行われるか否かを決定することにより
解決される。
【００１３】本発明による方法の１つの実施態様では、
シフトレジスタ装置の個々のシフトレジスタセルの出力
信号が非線形論理関数に入力変数として供給され、また
非線形論理関数の論理出力信号がビットデータの出力を
制御するように構成されている。
【００１４】本発明の課題は、本方法を実施するための
回路装置に関しては、出力側にスイッチング装置を有す
る帰還結合されたシフトレジスタ装置が多数の相前後し
てスイッチングされるシフトレジスタセルを含んでお
り、また予め定められたシフトレジスタセルが出力側
で、非線形論理関数を実現する回路と接続されており、
この回路が出力側でスイッチング装置とその制御のため
に接続されていることにより解決される。
【００１５】本発明による回路装置の１つの有利な実施
態様では、非線形論理関数を実現する回路が論理アンド
および論理オアゲートを有するように構成されている。
さらに、スイッチング装置自体は論理ゲート、たとえば
第１の入力端子でシフトレジスタ装置の出力端と、また
第２の入力端子で非線形論理関数を実現する回路の出力
端子と接続されているアンドゲートであってよい。この
場合、アンドゲートの出力端から擬似乱数列が取り出さ
れ得る。従って、スイッチング装置が投入されているか
遮断されているかに応じて、帰還結合されたシフトレジ
スタ装置から発生されたビットデータが本発明による回
路装置の出力端に到達したり到達しなかったりする。ス
イッチング装置が遮断されている間は、データは本発明
による回路装置の出力端子に到達しない。このようなデ
ータ間隙を回避するため、本発明による回路装置の出力
側に、連続的なクロックにより読出される中間メモリが
接続されるように構成され得る。
【００１６】本発明によれば、データの暗号化またはそ
の解読のための方法および回路装置はデータキャリア装
置、特に集積回路装置を有するチップカードにその真正
認識のために使用される。
【００１７】
【実施例】以下、図面に示されている実施例により本発
明を一層詳細に説明する。
【００１８】本発明による回路装置には、多数の相前後
してスイッチングされるシフトレジスタセルａ…ｚを有
する帰還結合されたシフトレジスタ装置Ｓが設けられて
いる。入力側のシフトレジスタセルは符号ａを、また出
力側のシフトレジスタセルは符号ｚを付されている。こ
れらの相前後してスイッチングされるシフトレジスタセ
ルは排他的オアゲート１ないし７を含んでいる帰還結合
回路Ｒを介して帰還結合されている。そのために図１に
示されている実施例では７つの排他的オアゲート１ない
し７が帰還結合回路Ｒのなかに設けられている。これら
の排他的オアゲート１ないし７はそれぞれ２つの入力端
子および１つの出力端子を有し、その際に第１の排他的
オアゲート１は最後のシフトレジスタセルｚの出力信号
およびシフトレジスタセルｌの出力信号を与えられてい
る。排他的オアゲート１の出力端子は第２の排他的オア
ゲート２の入力端子と接続されており、その他方の入力
端子は符号ｍを付されているシフトレジスタセルの出力
端に接続されている。図面に示されている実施例では、
その他の排他的オアゲート３、４、５、６および７は、
排他的オアゲート３に排他的オアゲート２の出力信号お
よびシフトレジスタセルｎの出力信号が供給され、排他
的オアゲート４に排他的オアゲート３の出力信号および
シフトレジスタセルｏの出力信号が供給され、排他的オ
アゲート４の出力信号およびシフトレジスタセルｓの出
力信号が排他的オアゲート５に供給され、排他的オアゲ
ート５の出力信号およびシフトレジスタセルｐの出力信
号が排他的オアゲート６に供給され、またその出力信号
およびシフトレジスタセルｒの出力信号が排他的オアゲ
ート７に供給されるように接続されている。符号８を付
されている排他的オアゲートは一方では排他的オアゲー
ト７の出力信号を、また他方ではなかんずく秘密保持す
べきキーを表す入力信号Ｅを受ける。出力側でこの排他
的オアゲート８はシフトレジスタ装置の第１のシフトレ
ジスタセルａの入力端と接続されている。
【００１９】この入力信号Ｅはたとえば秘密情報、チャ
レンジとしての乱数および場合によっては追加情報（た
とえばデータメモリ内容）から得られる。本発明による
回路装置は図面に示されている排他的オアゲート８に限
られない。それどころかこの排他的オアゲート８は任意
の演算論理により置換されていてよい。
【００２０】本発明によれば、帰還結合されたシフトレ
ジスタ装置の出力端に、制御信号ａＡに関係して最後の
シフトレジスタセルｚに生ずるビットデータの擬似乱数
列Ｐを出力端子Ａに通過接続したり通過接続しなかった
りするスイッチング装置Ｔが接続されている。制御信号
ａＡは、本発明によれば、非線形論理関数ｈを実現する
回路Ｆにより発生される。この回路Ｆは、シフトレジス
タ装置Ｓの１つまたはそれ以上のスイッチング状態に関
係して、スイッチング装置Ｔがその入力端に与えられて
いる擬似乱数列Ｐを出力端子Ａに接続するか否かを決定
する。そのために回路Ｆは入力側で予め定められたシフ
トレジスタセルの出力端と接続されている。この実施例
では、４つのシフトレジスタセル、すなわちシフトレジ
スタセルｂ、ｃ、ｄおよびｅの出力端が接続線ａ１、ａ
２、ａ３およびａ４を介して回路Ｆと接続されていると
仮定されている。非線形論理関数ｈはたとえば下記の形
式のアンドおよびオアゲートの組み合わせから成ってい
る： ｈ＝Ｘe ・Ｘd ＋Ｘe ・Ｘc ＋Ｘe ・Ｘb ＋Ｘd ・Ｘc ＋Ｘd ・Ｘb
【００２１】非線形論理関数を呈する回路Ｆからシフト
レジスタ装置Ｓへの取り出し点は隣接するブロックとし
て選ばれないことが好ましい。これらの取り出し点をラ
ンダムにまた重ならずに選ぶことが推奨される。同様な
ことが排他的オアゲート１ないし７への帰還結合取り出
し点にも当てはまる。
【００２２】この本発明による回路装置の動作の仕方は
下記のとおりである。シフトレジスタ状態の定められた
予設定の後に、前記のように秘密情報、乱数および場合
によっては追加情報から成っていてよい入力信号Ｅが帰
還結合されたシフトレジスタ装置Ｓに入力される。この
入力は演算論理、ここでは排他的オアゲート８を介して
最後の排他的オアゲート７の出力端における帰還結合情
報と論理演算される。本発明による回路装置の出力端子
Ａにおける真正認識のためのデータワードの出力は回路
Ｆの非線形論理関数ｈにより制御される。これは流れて
いる擬似乱数列Ｐから最後のシフトレジスタセルｚの出
力端において取り出される。検査するポジションは次い
で情報Ｅ、すなわち秘密情報、乱数および場合によって
は存在する追加情報の知識に基づいて等しい経過をたど
り得る。等しい際には真正であることが確認されてい
る。
【００２３】シフトレジスタ装置Ｓの定められた予設定
はたとえば帰還結合の中断により入力信号Ｅ、特に秘密
情報の入力を介して行われ得る。予設定の後の入力の順
序は任意に行われ得る。出力の阻止は本発明によれば、
目的にかなった仕方で、特に秘密数の入力に対する確実
性のために十分な非相関が保証されるように選ばれてい
る。入力信号Ｅの入力の前および／または入力の間に多
くのクロックサイクルが挿入され得る。さらに、より長
いクロックサイクル相が、本来出力端子Ａに生じている
擬似乱数列の前に接続され得る。
【００２４】シフトレジスタからの出力を、非線形の出
力関数に相応して、連続したクロックにより読出される
中間レジスタのなかに書込むことは目的にかなっている
ことが判明している。それによって、さもなければ本発
明による回路装置において不可避的に生ずるデータ間隙
が生起することなしに、連続的なデータ列が本発明によ
る回路装置の出力端において取り出し可能であるという
利点が得られる。さらに真正検査は検査すべき回路の状
態の各変化の後に繰り返され得る。その他に真正検査は
２つの回路の間で相互に相応の擬似乱数列の交換により
行われ得る。
【００２５】こうして本発明による回路装置および本発
明による方法によれば、帰還結合されたシフトレジスタ
装置および非線形の論理演算関数ｈを使って、シフトレ
ジスタ装置Ｓの最後のシフトレジスタセルｚの出力端に
おける擬似乱数列Ｐから非線形の論理演算関数ｈを使っ
て別の数列が選択により導き出されるデータ列を発生す
ることも可能である。こうして発生される列に対して帰
還結合関数および非線形の論理演算関数の選択を介し
て、本発明によれば、実際的な推量による出力端子Ａに
おける信号の予報可能性が不可能になることが保証され
ていなければならない。
【図面の簡単な説明】
【図１】本発明の原理説明図。
【符号の説明】
ｈ 非線形論理関数 １〜８ 排他的オアゲート Ａ 出力端子 ａ〜ｚ シフトレジスタセル ａ１〜ａ４ 接続線 ａＡ 制御信号 Ｅ 入力端子 Ｆ 非線形論理関数回路 ｈ 非線形論理関数 Ｐ 擬似乱数列 Ｒ 帰還結合装置 Ｓ シフトレジスタ装置 Ｔ スイッチング装置
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ギユンター エバーハルト ドイツ連邦共和国 82223 アイヒエナウ ヘルプストシユトラーセ 45 (72)発明者 ライナー リユツペル スイス国 8623 ウエチコン バーンホフ シユトラーセ 242

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 帰還結合されたシフトレジスタ装置
    （Ｒ、Ｓ）の使用のもとにビットデータの擬似乱数列を
    発生するための方法において、シフトレジスタ装置
    （Ｓ、Ｒ）の少なくとも１つのスイッチング状態が、ビ
    ットデータの出力が行われるか否かを決定することを特
    徴とする擬似乱数列発生方法。
  2. 【請求項２】 シフトレジスタ装置（Ｓ、Ｒ）の個々の
    シフトレジスタセル（ｂ、ｃ、ｄ、ｅ）の出力信号（ａ
    １、ａ２、ａ３、ａ４）が非線形論理関数（ｈ）に入力
    変数として供給され、また非線形論理関数（ｈ）の論理
    出力信号（ａＡ）がビットデータの出力を制御すること
    を特徴とする請求項１記載の方法。
  3. 【請求項３】 出力側にスイッチング装置（Ｔ）を有す
    る帰還結合されたシフトレジスタ装置（Ｓ、Ｒ）が多数
    の相前後してスイッチングされるシフトレジスタセル
    （ａ…ｚ）を含んでおり、また予め定められたシフトレ
    ジスタセル（ｂ、ｃ、ｄ、ｅ）が出力側で、非線形論理
    関数（ｈ）を実現する回路（Ｆ）と接続されており、こ
    の回路（Ｆ）が出力側でスイッチング装置（Ｔ）とその
    制御のために接続されていることを特徴とする請求項１
    または２記載の方法を実施するための回路装置。
  4. 【請求項４】 非線形論理関数（ｈ）を実現する回路が
    論理アンドおよび論理オアゲートを有することを特徴と
    する請求項３記載の回路装置。
  5. 【請求項５】 スイッチング装置（Ｔ）が論理ゲートで
    あることを特徴とする請求項３または４記載の回路装
    置。
  6. 【請求項６】 スイッチング装置（Ｔ）に出力側にバッ
    ファ装置がビットデータの擬似乱数列の連続的出力のた
    めに設けられていることを特徴とする請求項３ないし５
    の１つに記載の回路装置。
  7. 【請求項７】 データキャリア装置、特に集積回路を有
    するチップカードにおける真正認識のための請求項１ま
    たは２による方法または請求項３ないし６の１つによる
    回路装置の使用方法。
  8. 【請求項８】 データの暗号化および／または暗号解読
    のための請求項１または２による方法または請求項３な
    いし６の１つによる回路装置の使用方法。
JP01791694A 1993-01-19 1994-01-17 擬似乱数列の発生方法および回路装置 Expired - Lifetime JP3586475B2 (ja)

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