JP2000235523A - 電子式データ処理用回路装置 - Google Patents

Abstract

(57)【要約】 （修正有） 【課題】 無許可アクセスに対する保護性を改善する。 【解決手段】 リセット信号シーケンスの実行中に、読
み出し専用メモリー２６からの個別化データの少なくと
も１部を、制御信号と組み合わせて、スクランブル・パ
ターン信号２１を発生し、次のリセット信号シーケンス
が実行されるまで出力する。書き込み可能メモリー１中
に記憶されるデータのアドレス信号やデータ信号を、デ
ータの記憶の際に、スクランブル・パターン信号でスク
ランブルし、これに対応して、データ信号がメモリー１
から読み出されると、データ信号のスクランブルを解除
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電子式にデータを処
理する回路装置に関する。

【０００２】

【従来の技術】特開平８−３２０８３２号（ＪＰ−Ａ−
０８３２０８３２号）の英語版の要約書に、例えばＥＰ
ＲＯＭ、ＥＥＰＲＯＭ、マスクプログラムＲＯＭまた
は、マイクロコンピュータを利用するいわゆるフラッシ
ュメモリーなどの秘密性機能を持つ不揮発性の半導体メ
モリーが述べられている。このような不揮発性半導体メ
モリーには、不揮発性メモリーから選ばれたエレメント
から読み出されたデータが、入力されたキー・コード情
報と一致する場合に、入力情報を修正して出力するスク
ランブル・ユニットが含まれている。このメモリーに
は、マトリックス形態に配置されている複数の不揮発性
記憶エレメントから成る記憶フィールドが含まれてい
る。使用者がキー・コード情報を不揮発性記憶ユニット
に書き込むと、揮発性メモリーのエレメントが選ばれ
る。コンパレータはこの選ばれた記憶エレメントから読
み出されたデータをキー・コード情報と比較してその比
較結果を出力する。この比較されたデータが対応してい
ない場合は、スクランブル・ユニットは入力情報を無修
正形態で出力し、一方、その比較データが対応している
場合は修正して出力する。この目的は、メモリー・アド
レスを独立に選択することを使用者に可能とすることに
ある。記憶された情報の秘密性を改善して信頼性を高め
ることが望ましい。したがって、秘密キー・コード情報
を知っている人の数を減少させることが望ましい。その
うえ、制御を簡略化して経費を下げることが望ましい。

【０００３】本発明の目的は無許可のアクセスからの保
護性を改善する電子式データ処理用の回路装置を提供す
ることである。

【０００４】

【課題を解決するための手段】この目的は、電子式デー
タ処理用回路装置であって、無許可アクセスから保護す
べきデータを記憶する書き込み可能メモリーと、個別化
データを記憶する読み出し専用メモリーと、前記回路装
置の動作中に、当該制御ユニットによって実行されるリ
セット信号シーケンスによって、所定の制御信号を発生
する制御ユニットと、前記リセット信号シーケンスの実
行中に、前記読み出し専用メモリーからの前記個別化デ
ータの少なくとも１部を、前記制御信号と組み合わせる
ことによって、スクランブル・パターン信号を発生し、
且つその後、次のリセット信号シーケンスが実行される
まで、これらのスクランブル・パターン信号を出力する
スクランブルパターン発生器と、前記書き込み可能メモ
リー中に記憶されるデータのアドレス信号および／また
はデータ信号を、前記データの記憶の際に、前記スクラ
ンブルパターン発生器から供給された前記スクランブル
・パターン信号にしたがってスクランブルし、且つこれ
に対応して、前記データ信号が前記書き込み可能メモリ
ーから読み出されると、前記データ信号をスクランブル
解除するスクランブルロジック・ユニットと、を備える
ことを特徴とする電子式データ処理用回路装置によって
達成される。

【０００５】電子式データ処理用回路装置で用いられ、
このような回路装置の動作という文脈で書き込み可能で
あることに注目すべきであるメモリーは習慣的に、アド
レス信号および／またはデータ信号が明瞭に編成された
所定のスキームと適合して入力可能であり、また、この
データ信号がまたこのようなメモリーからこのようにし
て引き出すことができるような一定の構造を持ってい
る。しかしながら、このようなデータの秘密性が最重要
とされるような応用分野の場合、このような一定の構造
は欠点を有するが、その理由はそれが無許可アクセスに
よって比較的簡単に発見されてしまうからである。した
がって、例えば識別などのセキュリティに関連した応用
分野の場合、発見されないように保護すべきデータはこ
のようなメモリーに十分な信頼性で記憶させることは不
可能である。

【０００６】固定しているができる限り秘密なスキーム
に適合して書き込み可能メモリー中のスクランブル用の
アドレスとデータによって既述のセキュリティ要件を満
足させようとしてもよい。このようにしてアドレスとデ
ータの構造が曖昧（不明）なものとされるが、類似した
回路装置を多量に製造する場合、選択されるスクランブ
ル方式はその回路装置のすべてに対して同じものとな
る。この場合、前記の回路装置の内の１つの試料に基づ
いてこのようなスクランブル方式を発見することは可能
であろうし、また、この１つの回路装置のスクランブル
・スキームに関する知識を用いて無許可でアクセスした
り、少なくとも同じ種類の他のすべての回路装置に対す
るアクセスが容易なものとなるだろう。

【０００７】このようなリスクを解消するためにも、本
発明によれば、用いるスクランブル・パターンは読み出
し専用メモリーに記憶されている個別化されたデータに
よって変更される。このデータは本発明による回路装置
の各個別の試料によってそれぞれ異なるように選択さ
れ、こうすることによって、本発明による回路装置の特
定的で個別の試料を識別することができる。書き込み可
能メモリーに対するアドレス信号および／またはデータ
信号に対してこのように影響されたスクランブル・パタ
ーンによって、個別の非再発生型スクランブル・パター
ンが確実に本発明による回路装置の各個別の試料に対し
て実際に用いられるようにする。その結果、本発明によ
る回路装置の１つの試料のスクランブル・パターンが発
見された場合でも、このような知識を応用して、本発明
による回路装置の任意の他の試料の書き込み可能メモリ
ー中に存在する保護されたデータにアクセスすることは
不可能である。

【０００８】本発明による第２のステップに適合して、
前述の第１のステップと組み合わせて、所定のリセット
信号シーケンスを回路装置の動作中に実行することにな
っている場合に、回路装置中の制御ユニットによって発
生される制御信号を前記のスクランブル方式は利用す
る。スクランブルパターン発生器においては、このよう
なリセット信号シーケンス（リセット・シーケンスとも
呼ばれる）の間に発生された制御信号は読み出し専用メ
モリーからの個別化データ、またはこのようなデータの
１部、またはこのような個別化データと他のデータの少
なくとも１部と合成され、これによって、本発明に従っ
て発生されたスクランブル・パターン（スクランブル・
パターン信号によって表される）は個別化データと制御
信号によって影響されることになる。制御信号の影響と
して、無許可アクセスの場合、誤ったスクランブル・パ
ターンが発生して制御信号を妨害することが挙げられる
が；このような誤ったスクランブル・パターンを用いる
と書き込み可能メモリーから引き出されたデータが無用
となる。したがって、セキュリティ攻撃とも呼ばれる無
許可アクセスの場合、記憶されているデータを保護する
目的の本発明による回路装置のセキュリティ・メカニズ
ムは所定の制御信号が影響されると無効化されることが
防止され、また、保護すべきデータが書き込み可能メモ
リーから読み出されしたがって発見されることが防止さ
れることは注目に値することである。

【０００９】本発明による回路装置は特に識別デバイ
ス、さらに注目すべきはチップ・カード、電子ラベル、
電子アクセス・キーなどに用いることができる。例えば
勘定残高などの通常のデータだけがこのようにして安全
に書き込み可能メモリー中に記憶できるだけではなく；
好ましい応用例では、アプリケーション・プログラム全
体を保護すべきデータとして記憶できる書き込み可能メ
モリーとしてＥＥＰＲＯＭが提供される。これによっ
て、例えば、このような回路装置を装備したチップ・カ
ードを、所望次第では構造を修正すること無く、別の応
用分野のために作成することが可能である。書き込み可
能メモリー中に記憶されているデータやプログラム次第
で、このようなチップ・カードは所望によってクレジッ
ト・カードやアクセス・キーや購買時身分証明などとし
て機能し、また、例えば、クレジット・カードとしての
応用分野でその機能を発揮するように所望次第で別の場
所で別のクレジット機関用にプログラムすることが可能
である。このような通常の応用例の組合せ、すなわち関
連する使用者用に個別に構成された組合せもまた考えら
れる。これで、読み出し専用メモリーは、個々の使用者
に個々に関連するデータを記憶する。読み出し専用メモ
リーはプログラム可能ＲＯＭとして構成するのが望まし
い。

【００１０】書き込み可能メモリーから引き出されて本
発明に従ってスクランブルされたデータを、本発明によ
る回路装置のすべての試料に対して同一の構造を持つこ
とが望ましい例えば演算ユニット中で処理することを可
能とするためには、個別にスクランブルされたデータ
を、それを書き込み可能メモリーから読み出したら再度
一様なデータ・フォーマットに再変換しなければならな
い。すなわち、スクランブル動作は適当にキャンセルさ
れなければならない。この動作は以後「スクランブル解
除」と呼ぶ。

【００１１】本発明による回路装置のスクランブルロジ
ック・ユニットはスクランブルロジック・ユニットに提
供されるアドレス信号および／またはデータ信号中の別
々の値を持つビットを順列付けする順列ステージおよ
び、さらにアドレス信号および／またはデータ信号のビ
ットの値を変換するインバータステージを含むのが望ま
しい。したがって、書き込み可能メモリー中のデータお
よび／またはアドレスの値の順列付けや変換はスクラン
ブル動作として実行することが可能である。したがっ
て、書き込み可能メモリーの個々の記憶セルの空間的な
割り当ては不規則にスクランブルされ、このような記憶
セルに記憶された値の意味は不規則変換によって曖昧化
（不明化）される。順列ステージとインバータステージ
は共にスクランブル・パターン信号によって制御され
る。

【００１２】本発明のさらなる実施態様では、このよう
な制御は、デコーディングステージでスクランブル・パ
ターン信号から引き出された制御信号によって実行され
る。このデコーディングステージはスクランブルロジッ
ク・ユニットの１部を形成するのが望ましい。

【００１３】本発明による回路装置のさらなる実施態様
におけるスクランブルパターン発生器は、クロック制御
式レトロカップリング型シフト・レジスタ装置を含んで
いる。リセット信号シーケンス中は、このシフト・レジ
スタ装置は読み出し専用メモリーからの制御信号および
／または個別化データの少なくとも１部および／または
そのメモリーから引き出された信号パターンを論理合成
によって印加される。この信号パターンに基づいて、シ
フト・レジスタ装置はスクランブル信号を発生してこれ
らの信号を次にスクランブルロジック・ユニットに供給
するために記憶する。

【００１４】

【発明の実施の形態】本発明による回路装置の実施態様
を図に従って以下に詳述する。

【００１５】チップ・カードに用いるのが望ましい図１
に示す回路装置は参照番号１で示し、本発明ではＥＥＰ
ＲＯＭとして構成されている書き込み可能メモリーを含
んでいる。用途固有のデータまたはプログラムをこの書
き込み可能メモリー１に記憶して、無許可アクセスから
保護するようにする。このデータは、ｎ個の並列ビット
・リード線を持つデータ入力部２を介して、ｎ個の並列
データ信号として入力される。これと類似して、ｎ個の
並列データ信号を、書き込み可能メモリー１からｎ個の
並列ビット・リード線を持つデータ出力部３を介して、
読み出すことができる。書き込み可能メモリー１のメモ
リー・セルをアドレス指定するために、ｍ個の並列アド
レス信号が、ｍ個の並列ビット・リード線を持つアドレ
ス入力部４から、印加される。ｎ個のビット・リード線
とｍ個のビット・リード線の数は、本発明による回路装
置の関連応用例にとって最も魅力的なデータ・フォーマ
ット次第で、異なるように選択してもよい。

【００１６】書き込み可能メモリー１とメモリー・イン
タフェース回路５との間におけるアドレス信号とデータ
信号は、本発明ではＥＥＰＲＯＭインタフェースであ
る。この目的のために、メモリー・インタフェース回路
５は、ｍ個の並列アドレス信号に対するｍ個の並列ビッ
ト・リード線を持つアドレス出力部６を含んでいるとと
もに、データ出力部７とデータ入力部８とを含んでお
り、その各々がｎ個の並列データ信号に対してｎ個の並
列ビット・リード線を有している。

【００１７】書き込み可能メモリー１とメモリー・イン
タフェース回路５との間のアドレス信号とデータ信号
は、スクランブルロジック・ユニット９を介して移送さ
れる。スクランブルロジック・ユニット９は、参照番号
１０、１１および１２で示される３つのセクションから
成る順列ステージと、さらに３つのセクションすなわち
１３、１４および１５から成るインバータステージとを
含んでいる。メモリー・インタフェース回路５のアドレ
ス出力部６は、書き込み可能メモリー１のアドレス入力
部４に対して、順列ステージの第１のセクション１０と
インバータステージの第１のセクション１３を介して、
接続されている。メモリー・インタフェース回路５のデ
ータ出力部７は、書き込み可能メモリー１のデータ入力
部２に対して、順列ステージの第２のセクション１１と
インバータステージの第２のセクション１４を介して、
接続されている。書き込み可能メモリー１のデータ出力
部３は、メモリー・インタフェース回路５のデータ入力
部８に対して、順列ステージの第３のセクション１２と
インバータステージの第３のセクション１５を介して、
接続されている。図１のブロック図は、スクランブルロ
ジック・ユニット９中の順列ステージとインバータステ
ージの第１と第３のセクション１０および１３ならびに
１１および１４がそれぞれ分離しており、これによって
アドレス信号とデータ信号を別々にスクランブルされる
様子を示している。しかしながら、順列ステージの第１
と第２のセクション１０および１１ならびにインバータ
ステージの第１と第２のセクション１３および１４もま
た、アドレス信号とデータ信号を一緒にスクランブルさ
れ得るように合成することが可能である。

【００１８】また、スクランブルロジック・ユニット９
は、制御リード線１７、１８および１９、すなわち順列
ステージ１０、１１および１２およびインバータステー
ジ１３、１４および１５を制御する制御信号を出力する
デコーディングステージ１６を含んでいる。順列ステー
ジの第１のセクション１０とインバータステージの第１
のセクション１３の組合せを制御する制御信号は、第１
の制御リード線１７を介してルーティングされる。これ
と類似して、第２の制御リード線１８は、順列ステージ
の第２のセクション１１とインバータステージの第２の
セクション１４によって形成される組合せ用に、制御信
号を供給する。順列ステージの第３のセクション１２と
インバータステージの第３のセクション１５によって形
成される組合せを制御する制御信号は、第３の制御リー
ド線１９を介してルーティングされる。

【００１９】デコーダステージ１６では、制御信号は、
スクランブル・パターン信号リード線２０を介してメモ
リー・インタフェース回路５から供給されたスクランブ
ル・パターン信号から引き出される。図１に示す回路装
置はｋ個の並列スクランブル・パターン信号を含むが、
この数値ｋはデータ信号とアドレス信号の数それぞれｎ
とｍとは無関係に選択される。これと類似して、スクラ
ンブル・パターン信号リード線２０は、ｋ個の並列ビッ
ト・リード線を含んでいる。

【００２０】スクランブル・パターン信号はメモリー・
インタフェース回路５に含まれるスクランブルパターン
発生器２１中で発生される。図１の実施態様のブロック
図では、スクランブルパターン発生器２１は、クロック
式レトロカップリング型シフト・レジスタ（clocked re
trocoupled shift register）装置２２と、データ交換
リード線２３を介してこれと接続されている組合せ回路
２４と、を含んでいる。組合せ回路２４自身は、ｘ個の
並列ビット・リード線を持つデータ・リンク２５を介し
て読み出し専用メモリー２６に接続され、さらに、ｙ個
の並列ビット・リード線を持つデータ・リンク２７を介
して制御ユニット２８に接続されている。読み出し専用
メモリーすなわちＲＯＭまたはプログラマブル読み出し
専用メモリー（ＰＲＯＭ）も、本発明による回路装置の
使用者に関するデータ、すなわち回路装置のすべての試
料に対する個別の値を有するデータを含むのが望まし
い。読み出し専用メモリー２６中のデータ構造もまた個
々に異なっていてもよい。このような個別化データ、又
は、おそらく読み出し専用メモリーに記憶されているさ
らなるデータと一緒になったその１部は、データ・リン
ク２７を介して組合せ回路２４に印加される。これらの
制御信号は、回路装置の動作中に制御ユニット２８によ
って実行されるリセット信号シーケンスすなわち“ＲＥ
ＳＥＴ”シーケンスに依存して制御ユニット２８中で形
成され、また、例えばデータ・リンク２７を介してこの
リセット信号シーケンス間に出力される。組合せ回路２
４中では、データ・リンク２５を介して読み出し専用メ
モリー２６から供給されたデータは、最初に制御信号と
論理的に組み合わされる。ワードの幅すなわちデータ・
リンク２５および２７のｘ個およびｙ個の並列ビット・
リード線は、再度互いに独立にそしてこれらのリンクの
ビット・リード線の数と無関係に選択することが可能と
なる。

【００２１】読み出し専用メモリー２６からのデータと
制御信号との論理的組合せは、組合せ回路２４中で実行
され次第その結果がデータ交換リード線２３を介してク
ロック式レトロカップリング型シフトレジスタ装置２２
に提供されて、その内部でのスクランブル・パターン信
号の発生と記憶を制御する。この目的のために、シフト
・レジスタ装置２２からのデータの組合せ回路２４に対
するレトロカップリングも、データ交換リード線２３を
介して実現される。シフト・レジスタ装置２２は、スク
ランブル・パターン信号リード線２０のｋ個の並列ビッ
ト・リード線に対応しているｋ個のレジスタ・セルを含
んでいるのが、望ましい。すなわち、シフト・レジスタ
装置２２のｋ個のレジスタ・セルの各々において、ｋ個
の新たに形成されたスクランブル・パターン信号の内の
１つがリセット信号シーケンスの実行後に記憶されるの
が望ましい。前記のスクランブル・パターン信号は、ス
クランブル・パターン信号リード線２０を介して、スク
ランブルロジック・ユニット９のデコーディングステー
ジ１６に提供される。

【００２２】制御ユニット２８の特定の構造によって
は、正しく実行された各リセット信号シーケンスの後に
同じ制御信号を再度発生させ、これによって、適当なす
なわち本発明による回路装置を許可使用する場合に、同
じ値を持つスクランブル・パターン信号が読み出しメモ
リー２６からの無修正データと共に再度形成されるよう
に配慮してもよい。これは、書き込み可能メモリー１の
内容を、リセット信号シーケンスが正しく実行された後
でもまだ、許可された使用者によって使用可能とすべき
であるような場合には利点となる。例えば、無許可アク
セスが試行されたために正しく実行されなかったリセッ
ト信号シーケンスは、制御信号を修正し、したがってス
クランブル・パターン信号を修正する。書き込み可能メ
モリー１に記憶されているデータのスクランブル解除動
作は、この場合には正しく実行することは不可能であ
る。このような場合には、読み出し不可能データだけが
順列ステージとインバータステージのそれぞれの第３の
部分１２と１５を介してメモリー・インタフェース回路
５に提供される。

【００２３】しかしながら、さらなる実施態様での制御
ユニット２８もまた、前記のリセット信号シーケンスが
無許可アクセス試行の場合にだけ、または、書き込み可
能メモリー１にデータを新たに許可されて完全に記憶さ
れる場合にだけトリガーされるように、構築してもよ
い。また、それに基づいて形成されたスクランブル・パ
ターン信号が記憶されて、次のリセット信号シーケンス
が出力されるまで無修正のままであるように、構築して
もよい。さらにまた、スクランブルパターン発生器２１
またはおそらく制御ユニット２８中でスクランブル・パ
ターン信号を形成する際にランダム機能が取り上げら
れ、そしてこれによって、各リセット信号シーケンスが
新しい再生産不可能なスクランブル・パターン信号を発
生するように、構築してもよい。この場合、次いでデー
タは書き込み可能メモリー１にまたそれぞれ順列ステー
ジとインバータステージの第１と第２のセクション１０
および１１ならびに１３および１４を介して、既述の実
施態様の場合と同様に、新しいスクランブル・パターン
にしたがって記憶される。その結果、前述の実施態様の
場合のように、またそれぞれ順列ステージとインバータ
ステージの第３のセクション１２と１５を介して書き込
み可能メモリー１からのデータを有効なスクランブル・
パターンに適応されたプロトコルに適合してスクランブ
ル解除することは、次のリセット信号が出力されるまで
可能であるにすぎない。したがって、書き込み可能メモ
リー１からのデータに対するアクセスは、リセット信号
シーケンスによってブロックされる。

【００２４】したがって、本発明は、様々な実施態様に
おいて可変であるが、同時に再現可能なスクランブル・
パターンを発生することを可能とする。本発明は様々な
動作モードと応用タイプに容易に適用可能である。

【００２５】それぞれ第１のセクション１０と１３の例
に基づいて、図２に、順列ステージとインバータステー
ジの構造を線図で示すが、分かりやすいように、必要な
ロジック・ゲートだけをブロック図という形態で示す
が、これらのゲートは書き込み可能メモリー１のアドレ
ス入力部４に接続されているｍ個のビット・リード線の
内の１つに接続されている。しかしながら、データ信号
スクランブル用の順列ステージとインバータステージの
それぞれのセクション１１および１２ならびに１４およ
び１５は、類似の構造を有している。図２に、アドレス
出力部６からのｍ個の並列ビット・リード線上のアドレ
ス信号が自身たち同士中だけでスクランブルされ、しか
し、データ出力部７からのデータ信号とはスクランブル
されない代替の構造を示す。しかしながら、図２に示す
装置のこのような代替例は明らかに可能である。

【００２６】図２では、ｍ個の並列ビット・リード線
は、各々がアドレス出力部６（カッコ内の参照番号）か
ら、個別のＡＮＤゲート２９、３０、３１および３２の
第１の入力部にルーティングされている。ＡＮＤゲート
２９から３２のすべての第２入力部が、第１の制御リー
ド線１７の１部を形成するｍ個の選択リード線３５の内
のそれぞれ１つに接続されている。選択リード線３５を
介して毎回ＡＮＤゲート２９から３２の内の１つだけが
選択され、これによって、アドレス信号がＡＮＤゲート
２９から３２の内の１つのＡＮＤゲートの出力部に排他
的に出力される。このアドレス信号は、すべてのＡＮＤ
ゲート２９から３２の出力を１つのビット・リード線上
に収束させるＯＲゲート３３を介して、ＥＸＣＬＵＳＩ
ＶＥ−ＯＲゲート３４の第１の入力部に印加される。Ａ
ＮＤゲート２９から３２およびＯＲゲート３３は順列ス
テージの第１のセクション１０に含まれる、一方、ＥＸ
ＣＬＵＳＩＶＥ−ＯＲゲート３４はインバータステージ
の第１のセクション１３に含まれる。ＥＸＣＬＵＳＩＶ
Ｅ−ＯＲゲート３４の第２の入力部は、第１の制御リー
ド線１７の１部をこれまた形成するインバータ制御リー
ド線３６に接続されている。ＥＸＣＬＵＳＩＶＥ−ＯＲ
ゲート３４の出力部は、書き込み可能メモリー１のアド
レス入力部４のビット・リード線に接続されている。第
１の制御リード線１７上の制御信号に制御されて、選択
されたアドレス信号は反転されたりされないままで、Ｅ
ＸＣＬＵＳＩＶＥ−ＯＲゲート３４から、スクランブル
・パターン信号によって導通される。制御リード線１７
上の制御信号を適切に構築することによって、アドレス
信号が所望のように発生することが保証される。すなわ
ち、アドレス信号の各々が再度、書き込み可能メモリー
１のアドレス入力部４のビット・リード線の内の正確に
１つ上に出力されることが保証される。

【００２７】スクランブルロジック・ユニットを所望の
ように構築することによってまた、必要に応じて複雑な
スクランブル・パターンを簡単に実行することが可能と
なる。書き込み可能メモリー１の記憶エレメントに対す
る個々のデータ・ワードの割り当てと、関連データ・ワ
ード中での個々のビットの配置と、これらのビットの値
とは、したがって非常に簡単にスクランブル可能であ
る。そのうえ、アドレス信号とデータ信号を同様に共通
してスクランブルすることも可能である。図示のスクラ
ンブルロジック・ユニットはまた、メモリー・インタフ
ェース回路５と書き込み可能メモリー１との間での信号
送信時間を非常に少ししか長期化しないという利点を有
している。図２に示すスクランブルロジック・ユニット
はしたがって、ＯＲゲート２９、３０、３１もしくは３
２と、ＯＲゲート３３と、ＥＸＣＬＵＳＩＶＥ−ＯＲゲ
ート３４と、の中での信号送信時間の和にしかならない
遅延をもたらすだけである。

【図面の簡単な説明】

【図１】本発明による実施態様のブロック図である。

【図２】図１に示す回路装置の１部のロジック図であ
る。

【符号の説明】

１ 読み書き可能メモリー ５ メモリー・インタフェース回路 ９ スクランブルロジック・ユニット ２１ スクランブルパターン発生器 ２６ 読み出し専用メモリー ２８ 制御ユニット

───────────────────────────────────────────────────── フロントページの続き (71)出願人 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔｈ ｅ Ｎｅｔｈｅｒｌａｎｄｓ

Claims (4)

【特許請求の範囲】
1. 【請求項１】電子式データ処理用回路装置であって、 無許可アクセスから保護すべきデータを記憶する書き込
   み可能メモリーと、 個別化データを記憶する読み出し専用メモリーと、 当該回路装置の動作中に、当該制御ユニットによって実
   行されるリセット信号シーケンスによって、所定の制御
   信号を発生する制御ユニットと、 前記リセット信号シーケンスの実行中に、前記読み出し
   専用メモリーからの前記個別化データの少なくとも１部
   を、前記制御信号と組み合わせることによって、スクラ
   ンブル・パターン信号を発生し、且つその後、次のリセ
   ット信号シーケンスが実行されるまで、これらのスクラ
   ンブル・パターン信号を出力するスクランブルパターン
   発生器と、 前記書き込み可能メモリー中に記憶されるデータのアド
   レス信号および／またはデータ信号を、前記データの記
   憶の際に、前記スクランブルパターン発生器から供給さ
   れた前記スクランブル・パターン信号にしたがってスク
   ランブルし、且つこれに対応して、前記データ信号が前
   記書き込み可能メモリーから読み出されると、前記デー
   タ信号をスクランブル解除するスクランブルロジック・
   ユニットと、 を備えることを特徴とする電子式データ処理用回路装
   置。
2. 【請求項２】前記スクランブルロジック・ユニットが、 当該スクランブルロジック・ユニットに提供される前記
   アドレス信号および／またはデータ信号中の異なる値を
   持つビットを順列付けする順列ステージと、 前記アドレス信号および／またはデータ信号の前記ビッ
   トの前記値を反転させるインバータステージとを備え、 前記順列ステージおよび前記インバータステージが、前
   記スクランブル・パターン信号によって制御されること
   を特徴とする請求項１に記載の回路装置。
3. 【請求項３】前記スクランブルパターン・ユニットが、
   前記スクランブル・パターン信号から前記順列ステージ
   と前記インバータステージに対する制御信号を抽出する
   デコーディングステージを含むことを特徴とする請求項
   ２に記載の回路装置。
4. 【請求項４】前記スクランブルパターン発生器が、クロ
   ック式のレトロカップリング型シフトレジスタ装置を含
   み、 前記シフト・レジスタ装置には、前記リセット信号シー
   ケンスの間に、前記読み出し専用メモリーからの前記制
   御信号および／または個別化データの少なくとも１部お
   よび／または論理合成によって前記読み出し専用メモリ
   ーから引き出された信号パターンが供給され、且つ前記
   シフト・レジスタ装置は、前記信号パターンに基づいて
   前記スクランブル・パターン信号を発生してその信号を
   記憶し、次いで前記スクランブルロジック・ユニットに
   供給することを特徴とする請求項１乃至請求項３のいず
   れかに記載の回路装置。