JPH0442713B2 - - Google Patents
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- JPH0442713B2 JPH0442713B2 JP62076718A JP7671887A JPH0442713B2 JP H0442713 B2 JPH0442713 B2 JP H0442713B2 JP 62076718 A JP62076718 A JP 62076718A JP 7671887 A JP7671887 A JP 7671887A JP H0442713 B2 JPH0442713 B2 JP H0442713B2
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- current mirror
- circuit
- transistor
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- 238000010586 diagram Methods 0.000 description 11
- 230000000694 effects Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 1
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は二つのデイジタル信号の比較を行な
うデイジタルコンパレータ回路に関する。
うデイジタルコンパレータ回路に関する。
（従来の技術）
第６図は２ビツトのデイジタル信号Ａ，Ｂの比
較を行なう従来の２ビツトデイジタルコンパレー
タ回路の回路図であり、一方のデイジタル信号Ａ
の上位ビツトA1及び下位ビツトA0と、他方のデ
イジタル信号Ｂの上位ビツトB1及び下位ビツト
B0の大小関係に基づき、Ａ＞Ｂ、Ａ＝Ｂ、Ａ＜
Ｂの各出力端子から“１”の信号を出力する。
較を行なう従来の２ビツトデイジタルコンパレー
タ回路の回路図であり、一方のデイジタル信号Ａ
の上位ビツトA1及び下位ビツトA0と、他方のデ
イジタル信号Ｂの上位ビツトB1及び下位ビツト
B0の大小関係に基づき、Ａ＞Ｂ、Ａ＝Ｂ、Ａ＜
Ｂの各出力端子から“１”の信号を出力する。
この回路において、例えば上位ビツトA1が
“１”、B1が“０”のときには下位ビツトにかか
わりなくＡ＞Ｂである。このとき、インバータ５
１の出力が“１”となり、このインバータ５１の
出力とA1が入力されているナンドゲート５２の
出力は“０”となる。このため、このナンドゲー
ト５２の出力が入力されているナンドゲート５３
の出力は“１”となり、Ａ＞Ｂの出力端子に
“１”の信号が出力される。
“１”、B1が“０”のときには下位ビツトにかか
わりなくＡ＞Ｂである。このとき、インバータ５
１の出力が“１”となり、このインバータ５１の
出力とA1が入力されているナンドゲート５２の
出力は“０”となる。このため、このナンドゲー
ト５２の出力が入力されているナンドゲート５３
の出力は“１”となり、Ａ＞Ｂの出力端子に
“１”の信号が出力される。
また、上記とは逆に上位ビツトB1が“１”、
A1が“０”のときには下位ビツトにかかわりな
くＡ＜Ｂである。このとき、インバータ５４の出
力が“１”となり、このインバータ５４の出力と
B1が入力されているナンドゲート５５の出力は
“０”となる。このため、このナンドゲート５５
の出力が入力されているナンドゲート５６の出力
は“１”となり、Ａ＜Ｂの出力端子には“１”の
信号が出力される。
A1が“０”のときには下位ビツトにかかわりな
くＡ＜Ｂである。このとき、インバータ５４の出
力が“１”となり、このインバータ５４の出力と
B1が入力されているナンドゲート５５の出力は
“０”となる。このため、このナンドゲート５５
の出力が入力されているナンドゲート５６の出力
は“１”となり、Ａ＜Ｂの出力端子には“１”の
信号が出力される。
このように上記コンパレータ回路はデイジタル
信号ＡとＢの大小を比較し、その比較結果に基づ
いて３ビツトの判定信号を出力する。
信号ＡとＢの大小を比較し、その比較結果に基づ
いて３ビツトの判定信号を出力する。
ところで、このコンパレータ回路はナンドゲー
トやオアゲートなどの論理ゲートで構成されてお
り、６個のナンドゲート、２個のオアゲート、１
個のノアゲート及び４個のインバータが必要であ
る。このため、この回路を集積化する場合に素子
数が多くなるという欠点がある。
トやオアゲートなどの論理ゲートで構成されてお
り、６個のナンドゲート、２個のオアゲート、１
個のノアゲート及び４個のインバータが必要であ
る。このため、この回路を集積化する場合に素子
数が多くなるという欠点がある。
このことは比較すべきデイジタル信号のビツト
数が増加するのに伴つて顕著になる。例えば、４
ビツトコンパレータ回路の場合には第７図に示す
ように、それぞれ第６図と同様の構成の２個の２
ビツトコンパレータ回路６１，６２が必要にな
る。しかも、４ビツトどうしを比較する場合には
図示のような比較判定回路６３がさらに必要とな
る。また、８ビツトコンパレータ回路の場合には
第８図に示すように、それぞれ第６図と同様の構
成の４個の２ビツトコンパレータ回路７１〜７４
が必要であり、また４ビツトの場合よりもゲート
数が多い比較判定回路７５も必要である。
数が増加するのに伴つて顕著になる。例えば、４
ビツトコンパレータ回路の場合には第７図に示す
ように、それぞれ第６図と同様の構成の２個の２
ビツトコンパレータ回路６１，６２が必要にな
る。しかも、４ビツトどうしを比較する場合には
図示のような比較判定回路６３がさらに必要とな
る。また、８ビツトコンパレータ回路の場合には
第８図に示すように、それぞれ第６図と同様の構
成の４個の２ビツトコンパレータ回路７１〜７４
が必要であり、また４ビツトの場合よりもゲート
数が多い比較判定回路７５も必要である。
（発明が解決しようとする問題点）
このように従来のデイジタルコンパレータ回路
では、デイジタル的な比較処理によつて判定信号
を出力するようにしているので素子数が多くなる
という欠点がある。
では、デイジタル的な比較処理によつて判定信号
を出力するようにしているので素子数が多くなる
という欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、回路構成が簡単であ
り、素子数を削減することができるデイジタルコ
ンパレータ回路を提供することにある。
たものであり、その目的は、回路構成が簡単であ
り、素子数を削減することができるデイジタルコ
ンパレータ回路を提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明のデイジタルコンパレータ回路は、電
流入力端及び電流出力端を有する電流ミラー回路
と、上記電流ミラー回路の電流出力端に接続さ
れ、第１のデイジタル信号の各ビツトの論理状態
に対応した値の電流を電流ミラー回路に供給する
第１の電流発生手段と、上記電流ミラー回路の出
力端に接続され上記第１のデイジタル信号とビツ
ト数が等しい第２のデイジタル信号の各ビツトの
論理状態に対応した値の電流を上記電流ミラー回
路から取出す第２の電流発生手段とから構成さ
れ、電流ミラー回路の電流出力端から第１、第２
のデイジタル信号の大小関係に対応したアナログ
電圧を得るようにしている。
流入力端及び電流出力端を有する電流ミラー回路
と、上記電流ミラー回路の電流出力端に接続さ
れ、第１のデイジタル信号の各ビツトの論理状態
に対応した値の電流を電流ミラー回路に供給する
第１の電流発生手段と、上記電流ミラー回路の出
力端に接続され上記第１のデイジタル信号とビツ
ト数が等しい第２のデイジタル信号の各ビツトの
論理状態に対応した値の電流を上記電流ミラー回
路から取出す第２の電流発生手段とから構成さ
れ、電流ミラー回路の電流出力端から第１、第２
のデイジタル信号の大小関係に対応したアナログ
電圧を得るようにしている。
（作用）
この発明のデイジタルコンパレータ回路では、
第１、第２の電流発生手段の電流差に基づいて電
流ミラー回路の電流出力端のアナログ電圧を変化
させるようにしている。
第１、第２の電流発生手段の電流差に基づいて電
流ミラー回路の電流出力端のアナログ電圧を変化
させるようにしている。
（実施例）
以下、図面を参照してこの発明を実施例に基づ
いて説明する。
いて説明する。
第１図はこの発明のデイジタルコンパレータ回
路を２ビツト２コンパレータ回路に実施した場合
の構成を示す回路図である。図において、Ｐチヤ
ネルMOSトランジスタ１１のソースは高電位の
電源Vccに接続されており、ゲートとドレインが
接続されている。もう１個のＰチヤネルMOSト
ランジスタ１２のソースも電源Vccに接続されて
おり、ゲートは上記トランジスタ１１のゲートに
接続されている。すなわち、上記両トランジスタ
１１，１２はトランジスタ１１のドレインを電流
入力端、トランジスタ１２のドレインを電流出力
端とする電流ミラー回路１３を構成しており、そ
の電流比は１に設定されている。
路を２ビツト２コンパレータ回路に実施した場合
の構成を示す回路図である。図において、Ｐチヤ
ネルMOSトランジスタ１１のソースは高電位の
電源Vccに接続されており、ゲートとドレインが
接続されている。もう１個のＰチヤネルMOSト
ランジスタ１２のソースも電源Vccに接続されて
おり、ゲートは上記トランジスタ１１のゲートに
接続されている。すなわち、上記両トランジスタ
１１，１２はトランジスタ１１のドレインを電流
入力端、トランジスタ１２のドレインを電流出力
端とする電流ミラー回路１３を構成しており、そ
の電流比は１に設定されている。
上記電流ミラー回路１３の電流入力端であるト
ランジスタ１１のドレインには３個のＮチヤネル
MOSトランジスタ１４，１５0，１５1それぞれ
のドレインが共通に接続されている。これら３個
のトランジスタのソースは共にアースVssに接続
されている。このうち、トランジスタ１４（第１
のトランジスタ）のゲートには“１”に相当する
電源Vccが供給され、このトランジスタ１４は常
時、導通状態にされている。また、トランジスタ
１５0，１５1（第２のトランジスタ）の各ゲート
には一方のデイジタル信号Ａの下位ビツトA0、
上位ビツトA1が供給される。これら３個のトラ
ンジスタは、上記電流ミラー回路１３に一方のデ
イジタル信号Ａに応じた電流を供給する電流発生
回路１６を構成しており、これらトランジスタ１
４，１５0，１５1は、ゲートに“１”が印加され
て導通状態にされたときにそれぞれI0，I1，I2（た
だし、I0＜I1＜I2とする）の電流を流すようにチ
ヤネル幅Ｗなどの素子定数が設定されている。
ランジスタ１１のドレインには３個のＮチヤネル
MOSトランジスタ１４，１５0，１５1それぞれ
のドレインが共通に接続されている。これら３個
のトランジスタのソースは共にアースVssに接続
されている。このうち、トランジスタ１４（第１
のトランジスタ）のゲートには“１”に相当する
電源Vccが供給され、このトランジスタ１４は常
時、導通状態にされている。また、トランジスタ
１５0，１５1（第２のトランジスタ）の各ゲート
には一方のデイジタル信号Ａの下位ビツトA0、
上位ビツトA1が供給される。これら３個のトラ
ンジスタは、上記電流ミラー回路１３に一方のデ
イジタル信号Ａに応じた電流を供給する電流発生
回路１６を構成しており、これらトランジスタ１
４，１５0，１５1は、ゲートに“１”が印加され
て導通状態にされたときにそれぞれI0，I1，I2（た
だし、I0＜I1＜I2とする）の電流を流すようにチ
ヤネル幅Ｗなどの素子定数が設定されている。
上記電流ミラー回路１３の電流出力端であるト
ランジスタ１２のドレインにも３個のＮチヤネル
MOSトランジスタ１７，１８0，１８1それぞれ
のドレインが共通に接続され、これら３個のトラ
ンジスタのソースは共にアースVssに接続されて
いる。このうち、トランジスタ１７（第３のトラ
ンジスタ）のゲートには電源Vccが供給されてい
る。また、トランジスタ１８0，１８1（第４のト
ランジスタ）の各ゲートには他方のデイジタル信
号Ｂの下位ビツトB0、上位ビツトB1が供給され
る。これら３個のトランジスタは、上記電流ミラ
ー回路１３から他方のデイジタル信号Ｂに応じた
電流を取出す電流発生回路１９を構成しており、
これらトランジスタ１７，１８0，１８1はそれぞ
れ上記トランジスタ１４，１５0，１５1のうち対
応するものと等価にされている。
ランジスタ１２のドレインにも３個のＮチヤネル
MOSトランジスタ１７，１８0，１８1それぞれ
のドレインが共通に接続され、これら３個のトラ
ンジスタのソースは共にアースVssに接続されて
いる。このうち、トランジスタ１７（第３のトラ
ンジスタ）のゲートには電源Vccが供給されてい
る。また、トランジスタ１８0，１８1（第４のト
ランジスタ）の各ゲートには他方のデイジタル信
号Ｂの下位ビツトB0、上位ビツトB1が供給され
る。これら３個のトランジスタは、上記電流ミラ
ー回路１３から他方のデイジタル信号Ｂに応じた
電流を取出す電流発生回路１９を構成しており、
これらトランジスタ１７，１８0，１８1はそれぞ
れ上記トランジスタ１４，１５0，１５1のうち対
応するものと等価にされている。
また、電流ミラー回路１３を構成するトランジ
スタ１２のドレインにはアナログ電圧の出力端子
２０が設けられている。
スタ１２のドレインにはアナログ電圧の出力端子
２０が設けられている。
このような構成において、まず、Ａ＞Ｂの場
合、例えばA1＝“１”、A0＝“１”でB1＝“０”、
B0＝“０”のときを考える。このとき、電流発生
回路１６ではトランジスタ１５0，１５1が共に導
通するので、電流ミラー回路１３の電流入力端に
はI0＋I1＋I2の電流が供給される。従つて、電流
ミラー回路１３の電流出力端からはこれと同値の
電流が流れ出ようとする。このとき、電流発生回
路１９ではトランジスタ１８0，１８1が共に非導
通にされており、I0の電流を流すトランジスタ１
７のみが導通しているので、電流ミラー回路１３
の電流出力端からの電流はトランジスタ１７のみ
では放電しきれず、この結果、差し引きI1＋I2の
電流により出力端子２０がVccまで充電され、ア
ナログ電圧はVccとなる。
合、例えばA1＝“１”、A0＝“１”でB1＝“０”、
B0＝“０”のときを考える。このとき、電流発生
回路１６ではトランジスタ１５0，１５1が共に導
通するので、電流ミラー回路１３の電流入力端に
はI0＋I1＋I2の電流が供給される。従つて、電流
ミラー回路１３の電流出力端からはこれと同値の
電流が流れ出ようとする。このとき、電流発生回
路１９ではトランジスタ１８0，１８1が共に非導
通にされており、I0の電流を流すトランジスタ１
７のみが導通しているので、電流ミラー回路１３
の電流出力端からの電流はトランジスタ１７のみ
では放電しきれず、この結果、差し引きI1＋I2の
電流により出力端子２０がVccまで充電され、ア
ナログ電圧はVccとなる。
Ａ＞Ｂとなる他の場合、例えばA1＝“１”、A0
＝“０”でB1＝“０”、B0＝“１”のときには、電
流発生回路１６ではトランジスタ１４と１５1に
よる電流I0＋I2が流れる。電流発生回路１９では
トランジスタ１７と１８0による電流I0＋I1が流れ
る。この場合には差し引きI2−I1の電流により出
力端子２０がVccまで充電され、アナログ電圧は
Vccとなる。すなわち、Ａ＞Ｂのときに出力端子
２０のアナログ電圧はVccとなる。
＝“０”でB1＝“０”、B0＝“１”のときには、電
流発生回路１６ではトランジスタ１４と１５1に
よる電流I0＋I2が流れる。電流発生回路１９では
トランジスタ１７と１８0による電流I0＋I1が流れ
る。この場合には差し引きI2−I1の電流により出
力端子２０がVccまで充電され、アナログ電圧は
Vccとなる。すなわち、Ａ＞Ｂのときに出力端子
２０のアナログ電圧はVccとなる。
次にＡ＜Ｂの場合、例えばA1＝“０”、A0＝
“０”でB1＝“１”、B0＝“１”のときを考える。
このとき、電流発生回路１６ではトランジスタ１
４のみの電流I0が流れ、電流発生回路１９ではト
ランジスタ１７，１８0，１８1による電流I0＋I1
＋I2が流れようとする。この結果、電流ミラー回
路１３の電流出力端からの電流I0は電流発生回路
１９のトランジスタ１７，１８0，１８1で放電さ
れ、出力端子２０のアナログ電圧はVssとなる。
“０”でB1＝“１”、B0＝“１”のときを考える。
このとき、電流発生回路１６ではトランジスタ１
４のみの電流I0が流れ、電流発生回路１９ではト
ランジスタ１７，１８0，１８1による電流I0＋I1
＋I2が流れようとする。この結果、電流ミラー回
路１３の電流出力端からの電流I0は電流発生回路
１９のトランジスタ１７，１８0，１８1で放電さ
れ、出力端子２０のアナログ電圧はVssとなる。
Ａ＜Ｂとなる他の場合、例えばA1＝“０”、A0
＝“１”でB1＝“１”、B0＝“０”のときには、電
流発生回路１６ではトランジスタ１４と１５0に
よる電流I0＋I1が流れる。電流発生回路１９では
トランジスタ１７と１８1による電流I0＋I2が流れ
ようとする。この場合、I2＞I1なので、電流ミラ
ー回路１３の電流出力端からの電流I1は電流発生
回路１９のトランジスタ１８1で放電され、出力
端子２０のアナログ電圧はVssとなる。すなわ
ち、Ａ＜Ｂのときに出力端子２０のアナログ電圧
はVssとなる。
＝“１”でB1＝“１”、B0＝“０”のときには、電
流発生回路１６ではトランジスタ１４と１５0に
よる電流I0＋I1が流れる。電流発生回路１９では
トランジスタ１７と１８1による電流I0＋I2が流れ
ようとする。この場合、I2＞I1なので、電流ミラ
ー回路１３の電流出力端からの電流I1は電流発生
回路１９のトランジスタ１８1で放電され、出力
端子２０のアナログ電圧はVssとなる。すなわ
ち、Ａ＜Ｂのときに出力端子２０のアナログ電圧
はVssとなる。
次にＡ＝Ｂの場合、例えばA1＝“１”、A0＝
“１”でB1＝“１”、B0＝“１”のときを考える。
このとき、電流発生回路１６ではトランジスタ１
４，１５0，１５1による電流I0＋I1＋I2が流れる。
電流発生回路１９でもトランジスタ１７，１８0，
１８1による電流I0＋I1＋I2が流れようとする。こ
の結果、電流ミラー回路１３の入出力電流が等し
くなり、出力端子２０のアナログ電圧はVccと
Vssの中間の値となる。
“１”でB1＝“１”、B0＝“１”のときを考える。
このとき、電流発生回路１６ではトランジスタ１
４，１５0，１５1による電流I0＋I1＋I2が流れる。
電流発生回路１９でもトランジスタ１７，１８0，
１８1による電流I0＋I1＋I2が流れようとする。こ
の結果、電流ミラー回路１３の入出力電流が等し
くなり、出力端子２０のアナログ電圧はVccと
Vssの中間の値となる。
Ａ＝Ｂとなる他の場合、例えばA1＝“０”、A0
＝“０”でB1＝“０”、B0＝“０”のときには、電
流発生回路１６ではトランジスタ１４による電流
I0のみが流れ、電流発生回路１９ではトランジス
タ１７による電流I0のみが流れる。この結果、電
流ミラー回路１３の入出力電流が等しくなり、出
力端子２０のアナログ電圧はVccとVssの中間の
値となる。ここで、電流発生回路１６内のトラン
ジスタ１４と電流発生回路１９内のトランジスタ
１７とは、このA1＝“０”、A0＝“０”でB1＝
“０”、B0＝“０”のときに、出力端子２０がフロ
ーテイング状態となり、出力電圧が定まらないこ
とを防止するために設けられている。このよう
に、Ａ＝Ｂのときには出力端子２０のアナログ電
圧は中間の電圧となる。
＝“０”でB1＝“０”、B0＝“０”のときには、電
流発生回路１６ではトランジスタ１４による電流
I0のみが流れ、電流発生回路１９ではトランジス
タ１７による電流I0のみが流れる。この結果、電
流ミラー回路１３の入出力電流が等しくなり、出
力端子２０のアナログ電圧はVccとVssの中間の
値となる。ここで、電流発生回路１６内のトラン
ジスタ１４と電流発生回路１９内のトランジスタ
１７とは、このA1＝“０”、A0＝“０”でB1＝
“０”、B0＝“０”のときに、出力端子２０がフロ
ーテイング状態となり、出力電圧が定まらないこ
とを防止するために設けられている。このよう
に、Ａ＝Ｂのときには出力端子２０のアナログ電
圧は中間の電圧となる。
このように上記実施例回路ではデイジタル信号
Ａ，Ｂの大小関係に応じて出力端子２０には３値
のアナログ電圧が出力される。すなわち、この回
路はコンパレータとして作用することになる。
Ａ，Ｂの大小関係に応じて出力端子２０には３値
のアナログ電圧が出力される。すなわち、この回
路はコンパレータとして作用することになる。
ここで、上記実施例回路はわずか８個のトラン
ジスタのみで構成されており、回路構成が極めて
簡単であり、従来回路に比べて素子数が大幅に削
減できることは明らかである。すなわち、第６図
の従来回路において、２入力ナンドゲートとして
CMOS型のものを使用する場合にはこれ１個の
みで４個のトランジスタが必要になる。
ジスタのみで構成されており、回路構成が極めて
簡単であり、従来回路に比べて素子数が大幅に削
減できることは明らかである。すなわち、第６図
の従来回路において、２入力ナンドゲートとして
CMOS型のものを使用する場合にはこれ１個の
みで４個のトランジスタが必要になる。
ところで、上記実施例回路ではデイジタル信号
Ａ，Ｂの大小比較結果が３値のアナログ電圧とし
て出力される。従つて、この比較結果をデイジタ
ル信号として得るには、上記第１図の回路で得ら
れたアナログ電圧に基づいて３ビツトの判定信号
を出力する電圧比較回路を設ければよい。
Ａ，Ｂの大小比較結果が３値のアナログ電圧とし
て出力される。従つて、この比較結果をデイジタ
ル信号として得るには、上記第１図の回路で得ら
れたアナログ電圧に基づいて３ビツトの判定信号
を出力する電圧比較回路を設ければよい。
第２図はこの電圧比較回路の具体的な構成を示
す回路図である。
す回路図である。
前記第１図の出力端子２０の電圧は、Ｐチヤネ
ルMOSトランジスタ３１，３２，３３とＮチヤ
ネルMOSトランジスタ３４，３５，３６とから
なるレベルコンパレータ３７内のトランジスタ３
４のゲートに供給される。
ルMOSトランジスタ３１，３２，３３とＮチヤ
ネルMOSトランジスタ３４，３５，３６とから
なるレベルコンパレータ３７内のトランジスタ３
４のゲートに供給される。
一方、VccとVssとの間には３個の抵抗３８，
３９，４０が直列接続されており、抵抗３８と３
９の直列接続点の電圧がトランジスタ３６のゲー
トに、抵抗３９と４０の直列接続点の電圧がトラ
ンジスタ３５のゲートに供給される。
３９，４０が直列接続されており、抵抗３８と３
９の直列接続点の電圧がトランジスタ３６のゲー
トに、抵抗３９と４０の直列接続点の電圧がトラ
ンジスタ３５のゲートに供給される。
ここで、抵抗３８，３９，４０の抵抗値の調整
により、トランジスタ３６のゲートに供給されて
いる電圧はVccと、前記出力端子２０で得られる
VccとVssの中間電圧との間の範囲に設定されて
おり、トランジスタ３５のゲートに供給されてい
る電圧は前記出力端子２０で得られるVccとVss
の中間電圧と、Vssとの間の範囲に設定されてい
る。すなわち、トランジスタ３６のゲート電圧を
Ｖ１、トランジスタ３５のゲート電圧をＶ２、出
力端子２０で得られるVccとVssの中間電圧をＶ
３とすると、Vcc＞Ｖ１＞Ｖ３であり、またＶ３
＞Ｖ２＞Vssである。
により、トランジスタ３６のゲートに供給されて
いる電圧はVccと、前記出力端子２０で得られる
VccとVssの中間電圧との間の範囲に設定されて
おり、トランジスタ３５のゲートに供給されてい
る電圧は前記出力端子２０で得られるVccとVss
の中間電圧と、Vssとの間の範囲に設定されてい
る。すなわち、トランジスタ３６のゲート電圧を
Ｖ１、トランジスタ３５のゲート電圧をＶ２、出
力端子２０で得られるVccとVssの中間電圧をＶ
３とすると、Vcc＞Ｖ１＞Ｖ３であり、またＶ３
＞Ｖ２＞Vssである。
従つて、出力端子２０で得られるアナログ電圧
がVccのときには、レベルコンパレータ３７内の
トランジスタ３５のドレイン信号Ｃが“１”、ト
ランジスタ３６のドレイン信号がＤ“１”となり、
第２図中のＡ＞Ｂを示すアンドゲート４１の信号
が“１”となる。
がVccのときには、レベルコンパレータ３７内の
トランジスタ３５のドレイン信号Ｃが“１”、ト
ランジスタ３６のドレイン信号がＤ“１”となり、
第２図中のＡ＞Ｂを示すアンドゲート４１の信号
が“１”となる。
出力端子２０で得られるアナログ電圧がVssの
ときは、レベルコンパレータ３７内のトランジス
タ３５のドレイン信号Ｃが“０”、トランジスタ
３６のドレイン信号がＤ“０”となり、第２図中
のＡ＜Ｂを示すノアゲート４２の信号が“１”と
なる。
ときは、レベルコンパレータ３７内のトランジス
タ３５のドレイン信号Ｃが“０”、トランジスタ
３６のドレイン信号がＤ“０”となり、第２図中
のＡ＜Ｂを示すノアゲート４２の信号が“１”と
なる。
さらに、出力端子２０で得られるアナログ電圧
が中間電圧Ｖ３のときには、レベルコンパレータ
３７内のトランジスタ３５のドレイン信号Ｃが
“１”、トランジスタ３６のドレイン信号がＤ“０”
となり、第２図中のＡ＝Ｂを示すノアゲート４３
の信号が“１”となる。
が中間電圧Ｖ３のときには、レベルコンパレータ
３７内のトランジスタ３５のドレイン信号Ｃが
“１”、トランジスタ３６のドレイン信号がＤ“０”
となり、第２図中のＡ＝Ｂを示すノアゲート４３
の信号が“１”となる。
ところで、この発明のデイジタルコンパレータ
回路は、比較すべきデイジタル信号のビツト数が
増加する程、素子数の削減効果が顕著となる。以
下にこのことを他の実施例を用いて説明する。
回路は、比較すべきデイジタル信号のビツト数が
増加する程、素子数の削減効果が顕著となる。以
下にこのことを他の実施例を用いて説明する。
第３図はこの発明のデイジタルコンパレータ回
路を４ビツトコンパレータ回路に実施した場合の
構成を示す回路図である。この実施例回路では、
電流発生回路１６及び１９に前記フローテイング
防止用の前記トランジスタ１４，１７の他に、そ
れぞれデイジタル信号Ａ，Ｂのビット数分のトラ
ンジスタを設ければよい。ただし、この場合、
A0，A1，A2，A3の各ビット信号が印加される
トランジスタ１５0，１５1，１５2，１５3（第２
のトランジスタ）は、ゲートに“１”が印加され
て導通状態にされたときそれぞれI1，I2，I3，I4
（ただし、I1＜I2＜I3＜I4とする）の電流を流すよ
うにチヤネル幅Ｗなどの素子定数が設定されてお
り、B0，B1，B2，B3の各ビツト信号が印加さ
れるトランジスタ１８0，１８1，１８2，１８3
（第４のトランジスタ）はそれぞれ上記トランジ
スタ１５のうち対応するものと等価にされてい
る。
路を４ビツトコンパレータ回路に実施した場合の
構成を示す回路図である。この実施例回路では、
電流発生回路１６及び１９に前記フローテイング
防止用の前記トランジスタ１４，１７の他に、そ
れぞれデイジタル信号Ａ，Ｂのビット数分のトラ
ンジスタを設ければよい。ただし、この場合、
A0，A1，A2，A3の各ビット信号が印加される
トランジスタ１５0，１５1，１５2，１５3（第２
のトランジスタ）は、ゲートに“１”が印加され
て導通状態にされたときそれぞれI1，I2，I3，I4
（ただし、I1＜I2＜I3＜I4とする）の電流を流すよ
うにチヤネル幅Ｗなどの素子定数が設定されてお
り、B0，B1，B2，B3の各ビツト信号が印加さ
れるトランジスタ１８0，１８1，１８2，１８3
（第４のトランジスタ）はそれぞれ上記トランジ
スタ１５のうち対応するものと等価にされてい
る。
このように４ビツトのデイジタル信号を比較す
るコンパレータ回路は、前記第１図に示す２ビツ
トのものに比べ、トランジスタの増加分はわずか
４個だけである。
るコンパレータ回路は、前記第１図に示す２ビツ
トのものに比べ、トランジスタの増加分はわずか
４個だけである。
なお、この実施例の回路の場合にも、出力端子
２０で得られた３値のアナログ電圧からデイジタ
ル信号を得るには、上記第２図の電圧比較回路を
使用すればよい。
２０で得られた３値のアナログ電圧からデイジタ
ル信号を得るには、上記第２図の電圧比較回路を
使用すればよい。
この発明をさらに発展させれば、第４図の実施
例に示すような８ビツトコンパレータ回路も表現
できる。この実施例回路では、電流発生回路１６
及び１９に前記フローテイング防止用の前記トラ
ンジスタ１４，１７の他に、それぞれデイジタル
信号Ａ，Ｂのビツト数分のトランジスタを設ける
ようにしたものである。ただし、この場合、A0
〜A7の各ビツト信号が印加されるトランジスタ
１５0〜１５7（第２のトランジスタ）は、ゲート
に“１”が印加されて導通状態にされたときにそ
れぞれI1〜I8（ただし、I1＜I2＜I3＜I4＜I5＜I6＜I7
＜I8する）の電流を流すようにチヤネル幅Ｗなど
の素子定数が設定されており、B0〜B7の各ビツ
ト信号が印加されるトランジスタ１８0〜１８7
（第４のトランジスタ）はそれぞれ上記トランジ
スタ１５のうち対応するものと等価にされてい
る。
例に示すような８ビツトコンパレータ回路も表現
できる。この実施例回路では、電流発生回路１６
及び１９に前記フローテイング防止用の前記トラ
ンジスタ１４，１７の他に、それぞれデイジタル
信号Ａ，Ｂのビツト数分のトランジスタを設ける
ようにしたものである。ただし、この場合、A0
〜A7の各ビツト信号が印加されるトランジスタ
１５0〜１５7（第２のトランジスタ）は、ゲート
に“１”が印加されて導通状態にされたときにそ
れぞれI1〜I8（ただし、I1＜I2＜I3＜I4＜I5＜I6＜I7
＜I8する）の電流を流すようにチヤネル幅Ｗなど
の素子定数が設定されており、B0〜B7の各ビツ
ト信号が印加されるトランジスタ１８0〜１８7
（第４のトランジスタ）はそれぞれ上記トランジ
スタ１５のうち対応するものと等価にされてい
る。
このように８ビツトのデイジタル信号を比較す
るコンパレータ回路は、前記第１図に示す２ビツ
トのものに比べ、トランジスタの増加分はわずか
12個だけである。
るコンパレータ回路は、前記第１図に示す２ビツ
トのものに比べ、トランジスタの増加分はわずか
12個だけである。
ところで、上記各実施例回路ではデイジタル信
号Ａ，Ｂに応じた電流を発生し、その差の電流に
応じて出力端子２０の電圧を設定するように構成
されているが、これはデイジタル信号Ａ，Ｂに応
じた電圧を発生し、この電圧差を出力として取出
すように構成してもよい。
号Ａ，Ｂに応じた電流を発生し、その差の電流に
応じて出力端子２０の電圧を設定するように構成
されているが、これはデイジタル信号Ａ，Ｂに応
じた電圧を発生し、この電圧差を出力として取出
すように構成してもよい。
第５図はこのような考え方を実現したこの発明
の他の実施例の構成を示す回路図である。すなわ
ち、この実施例回路では、トランジスタ１４，１
５0，１５1からなる電流発生回路１６で発生され
る電流をＰチヤネルMOSトランジスタ２１を負
荷として用いることにより電圧に変換し、同様に
トランジスタ１７，１８0，１８1からなる電流発
生回路１９で発生される電流をＰチヤネルMOS
トランジスタ２２を負荷として用いることにより
電圧に変換し、両電圧を、ＰチヤネルMOSトラ
ンジスタ２３，２４からなる電流ミラー型負荷回
路とＮチヤネルの駆動MOSトランジスタ２５，
２６とで構成された差動増幅回路２７に供給する
ことにより、出力端子２８から前記と同様の３値
のアナログ電圧を得るようにしたものである。
の他の実施例の構成を示す回路図である。すなわ
ち、この実施例回路では、トランジスタ１４，１
５0，１５1からなる電流発生回路１６で発生され
る電流をＰチヤネルMOSトランジスタ２１を負
荷として用いることにより電圧に変換し、同様に
トランジスタ１７，１８0，１８1からなる電流発
生回路１９で発生される電流をＰチヤネルMOS
トランジスタ２２を負荷として用いることにより
電圧に変換し、両電圧を、ＰチヤネルMOSトラ
ンジスタ２３，２４からなる電流ミラー型負荷回
路とＮチヤネルの駆動MOSトランジスタ２５，
２６とで構成された差動増幅回路２７に供給する
ことにより、出力端子２８から前記と同様の３値
のアナログ電圧を得るようにしたものである。
この実施例の場合にも、出力端子２８で得られ
た３値のアナログ電圧からデイジタル信号を得る
には、前記第２図の電圧比較回路が使用される。
た３値のアナログ電圧からデイジタル信号を得る
には、前記第２図の電圧比較回路が使用される。
この実施例回路は２ビツト比較型のものであ
り、前記第１図に示すものに比べて素子数は増加
するが、前記第６図の従来回路に比べれば素子数
の大幅な削減が可能である。
り、前記第１図に示すものに比べて素子数は増加
するが、前記第６図の従来回路に比べれば素子数
の大幅な削減が可能である。
［発明の効果］
以上説明したようにこの発明によれば、回路構
成が簡単であり、素子数を削減することができる
デイジタルコンパレータ回路を提供することにあ
る。
成が簡単であり、素子数を削減することができる
デイジタルコンパレータ回路を提供することにあ
る。
第１図はこの発明の一実施例の構成を示す回路
図、第２図は上記実施例回路で使用される電圧比
較回路の回路図、第３図はこの発明の他の実施例
の構成を示す回路図、第４図はこの発明のさらに
他の実施例施例の構成を示す回路図、第５図はこ
の発明の別の実施例施例の構成を示す回路図、第
６図ないし第８図はそれぞれ従来回路の回路図で
ある。 １１，１２……ＰチヤネルMOSトランジスタ、
１３……電流ミラー回路、１４，１５，１７，１
８……ＮチヤネルMOSトランジスタ、１６，１
９……電流発生回路、２０……出力端子。
図、第２図は上記実施例回路で使用される電圧比
較回路の回路図、第３図はこの発明の他の実施例
の構成を示す回路図、第４図はこの発明のさらに
他の実施例施例の構成を示す回路図、第５図はこ
の発明の別の実施例施例の構成を示す回路図、第
６図ないし第８図はそれぞれ従来回路の回路図で
ある。 １１，１２……ＰチヤネルMOSトランジスタ、
１３……電流ミラー回路、１４，１５，１７，１
８……ＮチヤネルMOSトランジスタ、１６，１
９……電流発生回路、２０……出力端子。
Claims (1)
- 【特許請求の範囲】 １ 電流入力端及び電流出力端を有する電流ミラ
ー回路と、 上記電流ミラー回路の電流出力端に接続された
アナログ電圧出力端子と、 ソース・ドレイン間の一端が上記電流ミラー回
路の電流入力端に接続されゲートに所定バイアス
電圧が供給され、上記電流ミラー回路の電流入力
端に一定電流I0を常時入力する第１のトランジス
タと、 ソース・ドレイン間の一端が上記電流ミラー回
路の電流入力端にそれぞれ接続され、各ゲートに
第１のデイジタル信号の各ビツト信号が入力さ
れ、それぞれ値が異なる電流I1，l2…を上記電流
ミラー回路の電流入力端に入力する複数の第２の
トランジスタと、 ソース・ドレイン間の一端が上記電流ミラー回
路の電流出力端に接続されゲートに所定バイアス
電圧が供給され、上記電流ミラー回路の電流出力
端から上記第１のトランジスタと等価な値の一定
電流I0を常時出力させる第３のトランジスタと、 ソース・ドレイン間の一端が上記電流ミラー回
路の電流出力端にそれぞれ接続され、各ゲートに
第２のデイジタル信号の各ビツト信号が入力さ
れ、それぞれ値が異なる電流I1，l2…を上記電流
ミラー回路の電流出力端から出力させる複数の第
４のトランジスタとを具備し、 上記アナログ電圧出力端子から上記第１、第２
のデイジタル信号の大小関係に応じて大中小の３
値のアナログ電圧を得るように構成したことを特
徴とするデイジタルコンパレータ回路。 ２ 電流入力端及び電流出力端を有する電流ミラ
ー回路と、 上記電流ミラー回路の電流出力端に接続された
アナログ電圧出力端子と、 ソース・ドレイン間の一端が上記電流ミラー回
路の電流入力端に接続されゲートに所定バイアス
電圧が供給され、上記電流ミラー回路の電流入力
端に一定電流I0を常時入力する第１のトランジス
タと、 ソース・ドレイン間の一端が上記電流ミラー回
路の電流入力端にそれぞれ接続され、各ゲートに
第１のデイジタル信号の各ビツト信号が入力さ
れ、それぞれ値が異なる電流I1，l2…を上記電流
ミラー回路の電流入力端に入力する複数の第２の
トランジスタと、 ソース・ドレイン間の一端が上記電流ミラー回
路の電流出力端に接続されゲートに所定バイアス
電圧が供給され、上記電流ミラー回路の電流出力
端から上記第１のトランジスタと等価な値の一定
電流I0を常時出力させる第３のトランジスタと、 ソース・ドレイン間の一端が上記電流ミラー回
路の電流出力端にそれぞれ接続され、各ゲートに
第２のデイジタル信号の各ビツト信号が入力さ
れ、それぞれ値が異なる電流I1，l2…を上記電流
ミラー回路の電流出力端から出力させる複数の第
４のトランジスタと、 上記アナログ電圧出力端子に得られるアナログ
電圧を２値の基準アナログ電圧と比較して上記第
１、第２のデイジタル信号の大小関係に応じた３
種類のデイジタル信号を発生する電圧比較手段と
を具備したことを特徴とするデイジタルコンパレ
ータ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076718A JPS63241675A (ja) | 1987-03-30 | 1987-03-30 | ディジタルコンパレ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62076718A JPS63241675A (ja) | 1987-03-30 | 1987-03-30 | ディジタルコンパレ−タ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63241675A JPS63241675A (ja) | 1988-10-06 |
| JPH0442713B2 true JPH0442713B2 (ja) | 1992-07-14 |
Family
ID=13613339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62076718A Granted JPS63241675A (ja) | 1987-03-30 | 1987-03-30 | ディジタルコンパレ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63241675A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040038126A (ko) * | 2002-10-31 | 2004-05-08 | 삼성전자주식회사 | 전류 소모를 감소시키는 데이터 비교기 |
-
1987
- 1987-03-30 JP JP62076718A patent/JPS63241675A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63241675A (ja) | 1988-10-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |