JP2004023360A

JP2004023360A - 電圧比較器

Info

Publication number: JP2004023360A
Application number: JP2002174186A
Authority: JP
Inventors: Yoichi Okamoto; 岡本　陽一; Junichi Naka; 中　順一; Kenji Murata; 村田　健治; Koji Oka; 岡　浩二
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-06-14
Filing date: 2002-06-14
Publication date: 2004-01-22

Abstract

【課題】プロセス等の条件変動に対する動作マージンを大きくする。
【解決手段】バイアス電圧、並びに第１及び第２の入力電圧に応じた信号を出力する第１の電圧比較部と、コモンモード電圧が入力電圧のコモンモード電圧にほぼ等しい第１の差動電圧を入力とし、バイアス電圧及び第１の差動電圧に応じた信号を出力する第２の電圧比較部と、コモンモード電圧が前記入力電圧のコモンモード電圧よりも第１の電源電圧から離れており、かつ、第１の差動電圧よりも大きい第２の差動電圧を入力とし、バイアス電圧及び第２の差動電圧に応じた信号を出力する第３の電圧比較部と、制御電流を出力する電流制御回路と、制御電流に応じてバイアス電圧を生成して出力するバイアス電圧発生回路とを備える。電流制御回路は、バイアス電圧発生回路が、第２及び第３の電圧比較部の出力信号の電圧差が小さくなるようなバイアス電圧を出力するように、制御電流を出力する。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、入力された電圧を比較し、その結果を出力する電圧比較器に関する。
【０００２】
【従来の技術】
近年、半導体プロセスの微細化が急速に進んでおり、プロセス開発と回路設計とが同時に進行する状況になってきている。このため、製造時に用いられる各種プロセスパラメータが、回路設計時に用いたものと異なることが多くなっている。特に、デジタル回路に比べてプロセスパラメータの変動の影響を受け易いアナログ回路において、如何にその影響を抑制するかが重要となっている。
【０００３】
図１１は、従来の電圧比較器の構成を示すブロック図である。図１１の電圧比較器は、電圧比較を行う電圧比較部１０と、バイアス電圧発生回路１３０とを備えている。図２は、電圧比較部１０の回路図である。また、図５は、バイアス電圧発生回路１３０の回路図である。バイアス電圧発生回路１３０は、バイアス電圧Ｖｂｉａｓ２を発生して電圧比較部１０に出力し、電圧比較部１０を構成するＭＯＳトランジスタの動作点を設定する。
【０００４】
電圧比較部１０の動作について説明する。制御クロックＶｃｌｋ＝ＶＳＳの場合、すなわちコンパレートモードの場合、ＮＭＯＳトランジスタ２１，２２はＯＦＦ状態となる。すなわち、ＮＭＯＳトランジスタ１１〜１５と、抵抗１８，１９とで差動増幅回路が構成される。電圧比較部１０は、入力端子ｉｎｐ，ｉｎｎのそれぞれに入力された入力電圧Ｖｉｎｐ，Ｖｉｎｎの電位差を増幅して、出力端子ｏｕｔｐ，ｏｕｔｎから出力する。
【０００５】
制御クロックＶｃｌｋ＝ＶＤＤの場合、すなわちラッチモードの場合、ＮＭＯＳトランジスタ２１，２２はＯＮ状態になり、ノードＣの電圧はノードＤ，Ｅの電圧の中間の電圧に遷移するので、ＮＭＯＳトランジスタ１６，１７はＯＮ状態になる。
【０００６】
コンパレートモードからラッチモードに状態が遷移する直前において、例えば入力電圧Ｖｉｎｐ＞Ｖｉｎｎであるとすると、ＮＭＯＳトランジスタ１６のドレイン電流は、ＮＭＯＳトランジスタ１７のドレイン電流より大きくなる。すると、ＮＭＯＳトランジスタ１６のドレイン電位である出力電圧Ｖｏｕｔｎが低下し、一方、ＮＭＯＳトランジスタ１７のドレイン電位である出力電圧Ｖｏｕｔｐが上昇する。
【０００７】
この結果、電圧比較部１０は、コンパレートモードからラッチモードに状態が遷移する直前において入力端子ｉｎｐ，ｉｎｎに入力された入力電圧Ｖｉｎｐ，Ｖｉｎｎの大小関係に応じて、出力端子ｏｕｔｐ，ｏｕｔｎから出力電圧としてＶＤＤとＶＤＤ−Ｉ・Ｒとの何れかを出力するという電圧比較動作を行う。ここで、ＮＭＯＳトランジスタ１１のドレイン電流Ｉ、抵抗１８，１９の抵抗値Ｒを用いている。
【０００８】
バイアス電圧Ｖｂｉａｓ２の値は、電圧比較部１０を正常に動作させる上で重要である。電圧比較器１０を構成する全てのＭＯＳトランジスタのしきい値電圧をＶｔ＝０．７Ｖ、実効ゲート・ソース間電圧をＶｅｆｆ＝０．３Ｖと仮定した場合、入力電圧Ｖｉｎｐ，Ｖｉｎｎの下限電圧はＶｔ＋２・Ｖｅｆｆ＝１．３Ｖとなる。このときバイアス電圧Ｖｂｉａｓ２の下限電圧は、Ｖｔ＋３・Ｖｅｆｆ＝１．６Ｖとなる。
【０００９】
バイアス電圧Ｖｂｉａｓ２の上限電圧は、少なくともラッチモード時にＮＭＯＳトランジスタ１６，１７がＯＮ状態となる必要があることから決定される。ＶＤＤ＝３Ｖとすると、ＮＭＯＳトランジスタ１６，１７がＯＮ状態となるためには、ノードＣの電圧値はＶＤＤ−（Ｉ・Ｒ／２＋Ｖｔ）であり、２Ｖ程度となる。したがってＶｂｉａｓ２の上限電圧は、これにＮＭＯＳトランジスタ１４，１５のゲート・ソース間電圧１Ｖを加えた電圧値であり、３Ｖ程度となる。
【００１０】
実際には、ラッチモード時にＮＭＯＳトランジスタ１６，１７が十分ＯＮ状態となって所定のラッチ応答速度を得るために、上限電圧より低い電圧に設定する必要があり、一般にバイアス電圧Ｖｂｉａｓ２の値は、上限電圧と下限電圧の中間付近である２．５Ｖ程度に設定される。
【００１１】
このように、バイアス電圧Ｖｂｉａｓ２を、バイアス部１３０のダイオード又は抵抗として機能するＮＭＯＳトランジスタ３３、及びソースフォロアを構成するＰＭＯＳトランジスタ３４のゲート・ソース間電圧の和により発生させていた。
【００１２】
【発明が解決しようとする課題】
しかし、このような従来の構成によると、製造時に用いられるトランジスタパラメータが設計時のものから大きくずれると、バイアス電圧の設計値とのずれが大きくなり、プロセス、電源電圧、温度等の条件変動に対する動作マージンが減少する。例えば、バイアス電圧Ｖｂｉａｓ２が低くなり過ぎると、ＮＭＯＳトランジスタ１２，１３が飽和領域から線形領域で動作するようになって、差動利得が低下するため、比較精度が劣化する。逆にバイアス電圧Ｖｂｉａｓ２が高くなりすぎると、ラッチモード時にＮＭＯＳトランジスタ１６，１７が十分にＯＮ状態となることができず、ラッチ応答速度が低下する、という問題があった。
【００１３】
また、電圧比較部１０のノードＣ，Ｄ間及びノードＣ，Ｅ間の電位差が大きい程、コンパレートモードからラッチモードに遷移したときのラッチ応答速度を高速化できる。このためにはバイアス電圧Ｖｂｉａｓ２をできるだけ低く設定する必要がある。しかし、従来の構成によると、バイアス電圧Ｖｂｉａｓ２をＮＭＯＳトランジスタ１２，１３が飽和領域から大きく外れない範囲の低い電圧値に設定しようとしても、プロセス、電源電圧、温度等の条件の変動マージンを確保する必要があるために、回路の持つ最大のラッチ応答速度を利用することが困難であるという問題があった。
【００１４】
本発明は、プロセス、電源電圧、温度等の条件変動に対する動作マージンが大きい電圧比較器を提供することを目的とする。
【００１５】
また、本発明は、プロセス、電源電圧、温度等の所定の範囲において、ラッチ応答速度が高速である電圧比較器を提供することを目的とする。
【００１６】
【課題を解決するための手段】
前記課題を解決するため、請求項１の発明が講じた手段は、電圧比較器として、バイアス電圧、並びに第１及び第２の入力電圧に応じた信号を出力する第１の電圧比較部と、コモンモード電圧が前記第１及び第２の入力電圧のコモンモード電圧にほぼ等しい第１の差動電圧を入力とし、前記バイアス電圧及び前記第１の差動電圧に応じた信号を出力する第２の電圧比較部と、コモンモード電圧が前記第１及び第２の入力電圧のコモンモード電圧よりも第１の電源電圧から離れており、かつ、前記第１の差動電圧よりも大きい第２の差動電圧を入力とし、前記バイアス電圧及び前記第２の差動電圧に応じた信号を出力する第３の電圧比較部と、制御電流を出力する電流制御回路と、前記制御電流に応じて前記バイアス電圧を生成して出力するバイアス電圧発生回路とを備え、前記電流制御回路は、前記バイアス電圧発生回路が、前記第２の電圧比較部が出力する信号の電圧と前記第３の電圧比較部が出力する信号の電圧との差が小さくなるような前記バイアス電圧を出力するように、前記制御電流を出力するものであり、前記第１の電圧比較部は、ソースに前記第１の電源電圧が与えられ、ゲートに所定の電圧が与えられた第１のＭＯＳ（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第１の入力電圧が与えられた第２のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第２の入力電圧が与えられた第３のＭＯＳトランジスタと、ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第４のＭＯＳトランジスタと、ソースが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第５のＭＯＳトランジスタと、一端が前記第４のＭＯＳトランジスタのドレインに接続され、他端に第２の電源電圧が与えられた第１の抵抗性素子と、一端が前記第５のＭＯＳトランジスタのドレインに接続され、他端に前記第２の電源電圧が与えられた第２の抵抗性素子と、ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ゲートが前記第５のＭＯＳトランジスタのドレインに接続された第６のＭＯＳトランジスタと、ドレインが前記第５のＭＯＳトランジスタのドレインに接続され、ゲートが前記第４のＭＯＳトランジスタのドレインに接続され、ソースが第６のＭＯＳトランジスタのソースに接続された第７のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのドレインとの間、及び前記第６のＭＯＳトランジスタのソースと前記第３のＭＯＳトランジスタのドレインとの間を、制御クロックに応じて導通させるスイッチ回路とを有するものであり、前記第２の電圧比較部は、ゲートに前記第１の差動電圧の一方の信号が入力された第８のＭＯＳトランジスタと、ゲートに前記第１の差動電圧の他方の信号が入力された第９のＭＯＳトランジスタと、ソースが前記第８のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第１０のＭＯＳトランジスタと、ソースが前記第９のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第１１のＭＯＳトランジスタとを有するものであり、前記第３の電圧比較部は、ゲートに前記第２の差動電圧の一方の信号が入力された第１２のＭＯＳトランジスタと、ゲートに前記第２の差動電圧の他方の信号が入力された第１３のＭＯＳトランジスタと、ソースが前記第１２のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第１４のＭＯＳトランジスタと、ソースが前記第１３のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第１５のＭＯＳトランジスタとを有するものである。
【００１７】
請求項１の発明によると、第２の電圧比較部に入力される第１の差動電圧に比べ、第３の電圧比較部に入力される第２の差動電圧は大きいので、第２及び第３の電圧比較部を構成するＭＯＳトランジスタ等がすべて飽和領域で動作しているとすると、第２の電圧比較部の差動出力よりも第３の電圧比較部の差動出力は大きい。
【００１８】
また、第１の差動電圧のコモンモード電圧である第１のコモンモード電圧に比べ、第２の差動電圧のコモンモード電圧である第２のコモンモード電圧は第２の電源電圧に近い。このため、バイアス電圧が第１の電源電圧に近づいていくとすると、第３の電圧比較部の第８及び第９のＭＯＳトランジスタは、第２の電圧比較部のものよりも先にその動作が飽和領域から線形領域に遷移し、差動利得が減少していき、ついには第２の電圧比較部と第３の電圧比較部の出力電圧が同じになる。
【００１９】
電流制御回路は、第２及び第３の電圧比較部の出力電圧の差に応じて、前記バイアス電圧発生回路が、第２の電圧比較部が出力する信号の電圧と第３の電圧比較部が出力する信号の電圧との差が小さくなるバイアス電圧を出力するように、制御電流を出力する。このため、第２及び第３の電圧比較部の出力電圧が同じになり、バイアス電圧は安定する。
【００２０】
このとき、第２の電圧比較部の第８及び第９のＭＯＳトランジスタは飽和領域で動作する。したがって、第２の電圧比較部の第８及び第９のＭＯＳトランジスタは電流制御回路の制御範囲において常に飽和領域で動作する。第１の電圧比較部と第２の電圧比較部とのコモンモード電圧は等しく設定されているので、第１の電圧比較部の第２及び第３のＭＯＳトランジスタも同様に常に飽和領域で動作することができる。
【００２１】
また、請求項２の発明は、電圧比較器として、バイアス電圧、並びに第１及び第２の入力電圧に応じた信号を出力する第１の電圧比較部と、コモンモード電圧が前記第１及び第２の入力電圧のコモンモード電圧にほぼ等しい第１の差動電圧を入力とし、前記バイアス電圧に関わらず、前記第１の差動電圧に応じた信号を出力する第２の電圧比較部と、コモンモード電圧が前記第１及び第２の入力電圧のコモンモード電圧にほぼ等しく、かつ、前記第１の差動電圧よりも大きい第２の差動電圧を入力とし、前記バイアス電圧及び前記第２の差動電圧に応じた信号を出力する第３の電圧比較部と、制御電流を出力する電流制御回路と、前記制御電流に応じて前記バイアス電圧を生成して出力するバイアス電圧発生回路とを備え、前記電流制御回路は、前記バイアス電圧発生回路が、前記第２の電圧比較部が出力する信号の電圧と前記第３の電圧比較部が出力する信号の電圧との差が小さくなるような前記バイアス電圧を出力するように、前記制御電流を出力するものであり、前記第１の電圧比較部は、ソースに第１の電源電圧が与えられ、ゲートに所定の電圧が与えられた第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第１の入力電圧が与えられた第２のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第２の入力電圧が与えられた第３のＭＯＳトランジスタと、ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第４のＭＯＳトランジスタと、ソースが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第５のＭＯＳトランジスタと、一端が前記第４のＭＯＳトランジスタのドレインに接続され、他端に第２の電源電圧が与えられた第１の抵抗性素子と、一端が前記第５のＭＯＳトランジスタのドレインに接続され、他端に前記第２の電源電圧が与えられた第２の抵抗性素子と、ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ゲートが前記第５のＭＯＳトランジスタのドレインに接続された第６のＭＯＳトランジスタと、ドレインが前記第５のＭＯＳトランジスタのドレインに接続され、ゲートが前記第４のＭＯＳトランジスタのドレインに接続され、ソースが第６のＭＯＳトランジスタのソースに接続された第７のＭＯＳトランジスタと、前記第６のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのドレインとの間、及び前記第６のＭＯＳトランジスタのソースと前記第３のＭＯＳトランジスタのドレインとの間を、制御クロックに応じて導通させるスイッチ回路とを備えたものであり、前記第３の電圧比較部は、ゲートに前記第２の差動電圧の一方の信号が入力された第８のＭＯＳトランジスタと、ゲートに前記第２の差動電圧の他方の信号が入力された第９のＭＯＳトランジスタと、ソースが前記第８のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第１０のＭＯＳトランジスタと、ソースが前記第９のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第１１のＭＯＳトランジスタとを有するものである。
【００２２】
請求項２の発明によると、第２の差動電圧は第１の差動電圧より大きいので、第３の電圧比較部を構成するＭＯＳトランジスタ等がすべて飽和領域で動作しているとすると、第３の電圧比較部の出力電圧は第２の電圧比較部よりも大きい。また、第２の電圧比較部の出力電圧は、バイアス電圧に依らずほぼ一定の電圧となる。バイアス電圧が第１の電源電圧に近づいていくとすると、第３の電圧比較部の第８及び第９のＭＯＳトランジスタは、その動作が飽和領域から線形領域に遷移し、差動利得が低下していく。そして、あるバイアス電圧において、第２の電圧比較部と第３の電圧比較部の出力電圧が同じになる。
【００２３】
電流制御回路は、第２及び第３の電圧比較部の出力電圧差に応じて、前記バイアス電圧発生回路が、第２の電圧比較部が出力する信号の電圧と第３の電圧比較部が出力する信号の電圧との差が小さくなるバイアス電圧を出力するように、制御電流を出力する。この結果、第１の電圧比較部の第２及び第３のＭＯＳトランジスタは飽和領域と線形領域との境界付近で動作することができる。
【００２４】
また、請求項３の発明では、請求項１又は２に記載の電圧比較器において、前記電流制御回路は、当該電流制御回路に入力された信号に応じて差動電圧を出力する差動増幅回路と、前記差動増幅回路の出力段の２つのＭＯＳトランジスタのそれぞれと第１及び第２のカレントミラー回路を構成する２つのＭＯＳトランジスタと、前記第１のカレントミラー回路を構成するＭＯＳトランジスタを流れる電流に対する第３のカレントミラー回路を構成する２つのＭＯＳトランジスタとを備え、かつ、前記第２のカレントミラー回路を構成するＭＯＳトランジスタを流れる電流と、前記第３のカレントミラー回路を構成するＭＯＳトランジスタを流れる電流との和を前記制御電流として出力するように構成されているものである。
【００２５】
請求項３の発明によると、電流制御回路に入力された信号に応じて求められた差動電圧を制御電流に変換することができる。このため、第２及び第３の電圧比較部が出力する電圧の差を検出して、この電圧の差が小さくなるようなバイアス電圧をバイアス電圧発生回路が出力するように、制御電流を出力することができる。
【００２６】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照しながら説明する。
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電圧比較器のブロック図である。図１の電圧比較器は、第１の電圧比較部１０と、バイアス部１００とを備えている。バイアス部１００は、第２の電圧比較部１１０と、第３の電圧比較部１２０と、バイアス電圧発生回路１３０と、電流制御回路１４０とを備えている。
【００２８】
電圧比較部１０の入力端子ｉｎｐ，ｉｎｎには、それぞれ比較対象となる入力電圧Ｖｉｎｐ，Ｖｉｎｎが入力されている。電圧比較部１０の制御クロック端子ｃｌｋ及びバイアス入力端子ｂｉａｓ２ｉには、それぞれ制御クロックＶｃｌｋ及びバイアス電圧Ｖｂｉａｓ２が入力されている。また、電圧比較部１０は、正出力端子ｏｕｔｐ及び負出力端子ｏｕｔｎのそれぞれから、比較結果として出力電圧Ｖｏｕｔｐ，Ｖｏｕｔｎを出力する。
【００２９】
電圧比較部１１０，１２０は、電圧比較部１０と同様に構成されている。電圧比較部１１０は、その正出力端子ｏｕｔｐから電圧Ｖｄ１ｏｐを電流制御回路１４０の正入力端子ｉｎｐ２０に出力している。電圧比較部１２０は、その正出力端子ｏｕｔｐから電圧Ｖｄ２ｏｐを電流制御回路１４０の負入力端子ｉｎｎ２０に出力している。
【００３０】
電流制御回路１４０は、その出力端子ｏｕｔ２０から制御電流Ｉｃｔｌをバイアス電圧発生回路１３０に出力している。バイアス電圧発生回路１３０は、バイアス電圧Ｖｂｉａｓ２を電圧比較部１０，１１０，１２０のそれぞれのバイアス入力端子ｂｉａｓ２ｉに出力している。
【００３１】
図２は、図１の入力電圧を比較する電圧比較部１０の回路図である。電圧比較部１０は、ＮＭＯＳトランジスタ１１，１２，１３，１４，１５，１６，１７と、抵抗１８，１９と、スイッチ回路２０とを備えている。スイッチ回路２０は、ＮＭＯＳトランジスタ２１，２２を備えている。ここでは電圧比較部１０について説明するが、電圧比較部１１０，１２０も同様に構成されている。なお、抵抗１８，１９としては、ほぼ抵抗としての特性を持つものであれば、どのような素子であってもよい。
【００３２】
ＮＭＯＳトランジスタ１１のソースには第１の電源電圧としての接地電圧ＶＳＳが与えられ、ゲートには所定のバイアス電圧Ｖｂｉａｓ１が与えられており、ＮＭＯＳトランジスタ１１は定電流源として動作する。ＮＭＯＳトランジスタ１２，１３のソースは、ＮＭＯＳトランジスタ１１のドレインに接続されている。ＮＭＯＳトランジスタ１２，１３のゲートは、それぞれ電圧比較部１０の正入力端子ｉｎｐ、負入力端子ｉｎｎとなっている。
【００３３】
ＮＭＯＳトランジスタ１４，１５のソースは、それぞれＮＭＯＳトランジスタ１２，１３のドレインに接続されている。ＮＭＯＳトランジスタ１４，１５のゲートは、バイアス入力端子ｂｉａｓ２ｉとなっていて、バイアス部１００が出力したバイアス電圧Ｖｂｉａｓ２が入力される。ＮＭＯＳトランジスタ１４，１５は、ＮＭＯＳトランジスタ１２，１３に対してカスコード回路を構成する。
【００３４】
抵抗１８の一端はＮＭＯＳトランジスタ１４のドレインに接続され、他端には電源電圧ＶＤＤが与えられている。抵抗１９の一端はＮＭＯＳトランジスタ１５のドレインに接続され、他端には第２の電源電圧ＶＤＤが与えられている。
【００３５】
ＮＭＯＳトランジスタ１６のゲートは、ＮＭＯＳトランジスタ１５のドレイン（以下では、ノードＢと称する）に接続され、ドレインは、ＮＭＯＳトランジスタ１４のドレイン（以下では、ノードＡと称する）に接続されている。ＮＭＯＳトランジスタ１７のゲートはノードＡに接続され、ドレインはノードＢに接続されている。
【００３６】
ＮＭＯＳトランジスタ１６のソースは、ＮＭＯＳトランジスタ１７のソース（以下では、ノードＣと称する）に接続されている。ＮＭＯＳトランジスタ２１，２２のドレインはノードＣに接続され、ゲートには制御クロックＶｃｌｋが与えられている。ＮＭＯＳトランジスタ２１，２２のソースは、それぞれノードＤ，Ｅに接続されている。
【００３７】
ノードＡ，Ｂは、それぞれ電圧比較部１０の負出力端子ｏｕｔｎ、正出力端子ｏｕｔｐとなっている。電圧比較部１０は、正入力端子ｉｎｐ及び負入力端子ｉｎｎに入力された信号の比較結果として、負出力端子ｏｕｔｎ、正出力端子ｏｕｔｐのそれぞれから出力電圧Ｖｏｕｔｎ，Ｖｏｕｔｐを出力する。
【００３８】
図３は、図１の電流制御回路１４０の構成を示す回路図である。電流制御回路１４０は、ＮＭＯＳトランジスタ１４１，１４２，１４３，１４４，１７１，１７２と、ＰＭＯＳトランジスタ１７３，１７４と、差動増幅回路１５０，１６０とを備えている。差動増幅回路１５０と１６０とは、同様に構成されている。
【００３９】
ＮＭＯＳトランジスタ１４１，１４２は、いずれも、ソースに接地電圧ＶＳＳが与えられ、ゲートにバイアス電圧Ｖｂｉａｓ２０が与えられており、定電流源として動作する。
【００４０】
ＮＭＯＳトランジスタ１４３は、ソースがＮＭＯＳトランジスタ１４１のドレインに接続され、ゲートが電流制御回路１４０の正入力端子ｉｎｐ２０となっている。ＮＭＯＳトランジスタ１４４は、ソースがＮＭＯＳトランジスタ１４２のドレインに接続され、ゲートが電流制御回路１４０の負入力端子ｉｎｎ２０となっている。ＮＭＯＳトランジスタ１４３，１４４のドレインには、電源電圧ＶＤＤが与えられている。ＮＭＯＳトランジスタ１４３，１４４は、それぞれＮＭＯＳトランジスタ１４１，１４２とでソースフォロアを構成している。
【００４１】
ＮＭＯＳトランジスタ１４３，１４４のソースは、それぞれ差動増幅回路１５０の正入力端子ｉｎｐ３０、負入力端子ｉｎｎ３０に接続されている。差動増幅回路１５０は、その出力信号を次段の差動増幅回路１６０に出力している。
【００４２】
差動増幅器１６０は、その出力信号を、正出力端子ｏｕｔｐ３０、負出力端子ｏｕｔｎ３０のそれぞれからＰＭＯＳトランジスタ１７３，１７４のゲートに出力している。ＰＭＯＳトランジスタ１７３のドレインは、ＮＭＯＳトランジスタ１７１のゲート及びドレインに接続され、ＰＭＯＳトランジスタ１７４のドレインは、ＮＭＯＳトランジスタ１７２のドレインに接続されている。ＰＭＯＳトランジスタ１７３，１７４のソースには、電源電圧ＶＤＤが与えられている。
【００４３】
ＮＭＯＳトランジスタ１７１，１７２のソースには、接地電圧ＶＳＳが与えられている。ＮＭＯＳトランジスタ１７２は、そのゲートがＮＭＯＳトランジスタ１７１のゲートに接続され、ＮＭＯＳトランジスタ１７１とでカレントミラーを構成している。また、ＮＭＯＳトランジスタ１７２のドレインは、電流制御回路１４０の出力端子ｏｕｔ２０となっている。
【００４４】
図４は、図３の差動増幅回路１５０の構成を示す回路図である。差動増幅回路１５０は、ＮＭＯＳトランジスタ１５１，１５２，１５３と、ＰＭＯＳトランジスタ１５４，１５５とを備えている。
【００４５】
ＮＭＯＳトランジスタ１５１のソースには、接地電圧ＶＳＳが与えられ、ゲートには、バイアス電圧Ｖｂｉａｓ３０が与えられている。ＮＭＯＳトランジスタ１５１のドレインは、ＮＭＯＳトランジスタ１５２，１５３のソースに接続されている。ＮＭＯＳトランジスタ１５１は、電流源として動作し、ドレイン・ソース間に電流Ｉ３０を流している。
【００４６】
ＮＭＯＳトランジスタ１５２，１５３のドレインは、それぞれＰＭＯＳトランジスタ１５４，１５５のドレインに接続されている。ＮＭＯＳトランジスタ１５２，１５３のゲートは、それぞれ差動増幅回路１５０の正入力端子ｉｎｐ３０、負入力端子ｉｎｎ３０となっている。
【００４７】
ＰＭＯＳトランジスタ１５４のゲートは、そのドレインに接続されており、差動増幅回路１５０の正出力端子ｏｕｔｐ３０となっている。ＰＭＯＳトランジスタ１５５のゲートは、そのドレインに接続されており、差動増幅回路１５０の負出力端子ｏｕｔｎ３０となっている。ＰＭＯＳトランジスタ１５４，１５５のソースには、電源電圧ＶＤＤが与えられている。
【００４８】
図５は、図１のバイアス電圧発生回路１３０の回路図である。バイアス電圧発生回路１３０は、電流源３１と、ＰＭＯＳトランジスタ３２，３４，３５，３６と、ＮＭＯＳトランジスタ３３とを備えている。
【００４９】
ＰＭＯＳトランジスタ３２のドレイン及びゲートは、電流源３１の一端に接続され、ソースには、電源電圧ＶＤＤが与えられている。電流源３１の他端には接地電圧ＶＳＳが与えられている。電流源３１は、ＰＭＯＳトランジスタ３２のドレインから流れ出す向きに電流を流す。ＰＭＯＳトランジスタ３５，３６は、ゲートがＰＭＯＳトランジスタ３２のゲートに接続され、ソースに電源電圧ＶＤＤが与えられている。ＰＭＯＳトランジスタ３５，３６は、ＰＭＯＳトランジスタ３２とカレントミラーを構成する。
【００５０】
ＮＭＯＳトランジスタ３３は、ソースに接地電圧ＶＳＳが与えられ、ゲート及びドレインがＰＭＯＳトランジスタ３５のドレインに接続され、ダイオード又は抵抗として動作する。ＰＭＯＳトランジスタ３４は、ドレインに接地電圧ＶＳＳが与えられ、ソースがＰＭＯＳトランジスタ３６のドレインに接続され、ゲートがＮＭＯＳトランジスタ３３のドレインに接続されている。ＰＭＯＳトランジスタ３４は、ＰＭＯＳトランジスタ３６とソースフォロアを構成する。
【００５１】
電流制御回路１４０が出力する制御電流Ｉｃｔｌは、ＮＭＯＳトランジスタ３３のドレインに与えられている。バイアス電圧発生回路１３０は、ＰＭＯＳトランジスタ３６のドレインからバイアス電圧Ｖｂｉａｓ２を出力する。
【００５２】
電圧比較部１０の動作について説明する。電圧比較部１０は、制御クロックＶｃｌｋ＝ＶＳＳのときコンパレートモード、Ｖｃｌｋ＝ＶＤＤのときラッチモードで動作する。この２つのモードは制御クロックＶｃｌｋに従って、所定の時間毎に交互に繰り返される。
【００５３】
制御クロックＶｃｌｋ＝ＶＳＳの場合、すなわちコンパレートモードの場合、ＮＭＯＳトランジスタ２１，２２はＯＦＦ状態となる。電流源として機能しているＮＭＯＳトランジスタ１１のドレイン電流は、抵抗１８、ＮＭＯＳトランジスタ１４，１２又は抵抗１９、ＮＭＯＳトランジスタ１５，１３を介して流れ、ＮＭＯＳトランジスタ１６，１７には流れない。
【００５４】
すなわち、ＮＭＯＳトランジスタ１１〜１５と、抵抗１８，１９とで差動増幅回路が構成され、電圧比較部１０は、入力端子ｉｎｐ、ｉｎｎのそれぞれに入力された入力電圧Ｖｉｎｐ，Ｖｉｎｎの差を増幅して、出力端子ｏｕｔｐ，ｏｕｔｎから出力電圧Ｖｏｕｔｐ，Ｖｏｕｔｎとして出力する。このときノードＣの電圧は、ノードＡ，Ｂの電圧のうち、コンパレートモードの間に到達した最大電圧からＮＭＯＳトランジスタ１６，１７のしきい値電圧だけ低い電圧にほぼ等しくなり、ＮＭＯＳトランジスタ１６，１７はＯＦＦ状態となる。
【００５５】
制御クロックＶｃｌｋ＝ＶＤＤの場合、すなわちラッチモードの場合、ＮＭＯＳトランジスタ２１，２２はＯＮ状態になり、ＮＭＯＳトランジスタ１６，１７，２１，２２を介してノードＡ，ＢとノードＤ，Ｅとの間に電流パスが形成される。
【００５６】
コンパレートモードからラッチモードに状態が遷移する直前において、入力電圧Ｖｉｎｐ＞Ｖｉｎｎのとき、出力電圧Ｖｏｕｔｐ＞Ｖｏｕｔｎとなって電位差が増幅される。ラッチモードに切り替わると、ＮＭＯＳトランジスタ２１，２２はＯＦＦ状態からＯＮ状態に遷移し、ノードＣの電圧はノードＤ，Ｅの電圧の中間の電圧に遷移し、ＮＭＯＳトランジスタ１６，１７はＯＮ状態になる。
【００５７】
出力電圧ＶｏｕｔｐはＮＭＯＳトランジスタ１６のゲート電圧、出力電圧ＶｏｕｔｎはＮＭＯＳトランジスタ１７のゲート電圧であるので、ＮＭＯＳトランジスタ１６のドレイン電流は、ＮＭＯＳトランジスタ１７のドレイン電流より大きくなる。したがって、ＮＭＯＳトランジスタ１６のドレイン電位である出力電圧Ｖｏｕｔｎが低下し、一方、ＮＭＯＳトランジスタ１７のドレイン電位である出力電圧Ｖｏｕｔｐが上昇する。
【００５８】
出力電圧Ｖｏｕｔｐの上昇が出力電圧Ｖｏｕｔｎの低下を促し、逆に出力電圧Ｖｏｕｔｎの低下が出力電圧Ｖｏｕｔｐの上昇を促すという相互作用により、出力電圧Ｖｏｕｔｐ，Ｖｏｕｔｎは、Ｖｏｕｔｐ＝ＶＤＤ、Ｖｏｕｔｎ＝ＶＤＤ−Ｉ・Ｒに収束していく。ここで、ＮＭＯＳトランジスタ１１のドレイン電流Ｉ、抵抗１８，１９の抵抗値Ｒを用いている。
【００５９】
なお、ラッチモード開始直前においてＶｉｎｐ＜Ｖｉｎｎの場合は、全く逆の動作によりＶｏｕｔｐ＝ＶＤＤ−Ｉ・Ｒ、Ｖｏｕｔｎ＝ＶＤＤに収束していく。以上のように、電圧比較部１０は、入力端子ｉｎｐ，ｉｎｎに入力された入力電圧Ｖｉｎｐ，Ｖｉｎｎの大小関係に応じて、出力端子ｏｕｔｐ，ｏｕｔｎから出力電圧としてＶＤＤとＶＤＤ−Ｉ・Ｒとの何れかを出力する、電圧比較動作を行う。
【００６０】
バイアス部１００の動作について説明する。制御クロック端子ｃｌｋに接地電圧ＶＳＳが与えられているので、電圧比較部１１０，１２０の動作モードはコンパレートモードに固定される。すなわち、電圧比較部１１０，１２０は、入力端子ｉｎｐ，ｉｎｎに入力された差動電圧を増幅して、出力端子ｏｕｔｐ，ｏｕｔｎから出力する。したがって、電圧比較部１１０，１２０は、ＮＭＯＳトランジスタ１６，１７及びスイッチ回路２０を備えていなくてもよい。
【００６１】
図６は、バイアス電圧Ｖｂｉａｓ２と、電圧比較部１１０，１２０のそれぞれの出力電圧Ｖｄ１ｏｐ，Ｖｄ２ｏｐとの関係を示すグラフである。図６において、横軸はバイアス電圧Ｖｂｉａｓ２、縦軸は出力電圧Ｖｄ１ｏｐ，Ｖｄ２ｏｐを示している。また、実線は出力電圧Ｖｄ１ｏｐ、点線は出力電圧Ｖｄ２ｏｐを示している。
【００６２】
ここで、電圧比較部１１０の入力電圧Ｖｄ１ｉｐ，Ｖｄ１ｉｎは、そのコモンモード電圧が電圧比較部１０への入力電圧Ｖｉｎｐ，Ｖｉｎｎのコモンモード電圧Ｖｃｏｍ１と同じであって、かつ、入力電圧Ｖｄ１ｉｐ，Ｖｄ１ｉｎの差動電圧Ｖｄｉｆ１は、電圧比較部１１０の入力ダイナミックレンジ内にあるように設定されている。
【００６３】
一方、電圧比較部１２０の入力電圧Ｖｄ２ｉｐ，Ｖｄ２ｉｎは、そのコモンモード電圧がＶｃｏｍ１より電源電圧ＶＤＤに近い電圧Ｖｃｏｍ２であって、かつ、入力電圧Ｖｄ２ｉｐ，Ｖｄ２ｉｎの差動電圧Ｖｄｉｆ２は、差動電圧Ｖｄｉｆ１より大きく、電圧比較部１２０の入力ダイナミックレンジ内にあるように設定されている。
【００６４】
バイアス電圧Ｖｂｉａｓ２が、図２のＮＭＯＳトランジスタ１２，１３が飽和領域で動作するような電圧であれば、出力電圧Ｖｄ１ｏｐ，Ｖｄ２ｏｐはバイアス電圧Ｖｉａｓ２に関わらず一定電圧となる。差動電圧Ｖｄｉｆ１，Ｖｄｉｆ２の間の関係はＶｄｉｆ１＜Ｖｄｉｆ２であるので、出力電圧Ｖｄ１ｏｐ，Ｖｄ２ｏｐの間の関係はＶｄ１ｏｐ＜Ｖｄ２ｏｐとなる。
【００６５】
次に、バイアス電圧Ｖｂｉａｓ２が低くなったとし、ＮＭＯＳトランジスタ１２、１３の動作が飽和領域から線形領域に遷移していくと、出力電圧Ｖｄ１ｏｐ，Ｖｄ２ｏｐは次第に減少していく。ここで、電圧比較部１１０，１２０のそれぞれのコモンモード電圧Ｖｃｏｍ１，Ｖｃｏｍ２の関係はＶｃｏｍ１＜Ｖｃｏｍ２であるので、バイアス電圧Ｖｂｉａｓ２の減少に対して、出力電圧Ｖｄ２ｏｐは出力電圧Ｖｄ１ｏｐよりも大きく減少する。
【００６６】
したがって、出力電圧Ｖｄ１ｏｐとＶｄ２ｏｐとが同じ値となるようなバイアス点αが存在する（このときのバイアス電圧Ｖｂｉａｓ２をＶｓｔａαとする）。すなわち、Ｖｂｉａｓ２＞ＶｓｔａαのときはＶｄ２ｏｐ＞Ｖｄ１ｏｐ、Ｖｂｉａｓ２＜ＶｓｔａαのときはＶｄ１ｏｐ＞Ｖｄ２ｏｐの関係が成立する。
【００６７】
次に電流制御回路１４０の動作について説明する。まず、トランジスタ１４１〜１４４で構成されるソースフォロアは、入力端子ｉｎｐ２０，ｉｎｎ２０に与えられた電圧を、それぞれトランジスタ１４３，１４４のゲート・ソース間電圧の分だけ下げた後、差動増幅回路１５０に出力する。差動増幅回路１５０は、入力された差動電圧を増幅して差動増幅回路１６０に出力する。差動増幅回路１６０も、入力された差動電圧を増幅して出力する。
【００６８】
ここで、差動増幅回路１６０のＰＭＯＳトランジスタ１５４とＰＭＯＳトランジスタ１７３とで構成される第１のカレントミラー回路、及び差動増幅回路１６０のＰＭＯＳトランジスタ１５５とＰＭＯＳトランジスタ１７４とで構成される第２のカレントミラー回路は、差動増幅回路１６０が出力する差動電圧を電流に変換する。
【００６９】
また、ＮＭＯＳトランジスタ１７１，１７２で構成される第３のカレントミラー回路は、ＮＭＯＳトランジスタ１７２のドレイン電流をＰＭＯＳトランジスタ１７３のドレイン電流に等しくする。したがって、ＰＭＯＳトランジスタ１７４のドレイン電流からＮＭＯＳトランジスタ１７２のドレイン電流を減じた電流、すなわち、ＰＭＯＳトランジスタ１７４のドレイン電流からＰＭＯＳトランジスタ１７３のドレイン電流を減じた電流が、出力端子ｏｕｔ２０から制御電流Ｉｃｔｌとしてバイアス電圧発生回路１３０に出力される。
【００７０】
図７は、電流制御回路１４０に与えられる入力差動電圧ΔＶｄｏｐと、電流制御回路１４０が出力する制御電流Ｉｃｔｌとの関係を示すグラフである。図７において、横軸は電流制御回路１４０の入力端子ｉｎｐ２０，ｉｎｎ２０に与えられる入力差動電圧ΔＶｄｏｐ（＝Ｖｄ１ｏｐ−Ｖｄ２ｏｐ）、縦軸は制御電流Ｉｃｔｌを示している。制御電流Ｉｃｔｌは、出力端子ｏｕｔ２０から流れ出す電流が正であるとする。
【００７１】
制御電流Ｉｃｔｌの値は、入力差動電圧ΔＶｄｏｐが、２段縦続に接続された差動増幅回路１５０，１６０を総合した回路の入力のダイナミックレンジよりも低い場合は−Ｉ３０であり、高い場合は＋Ｉ３０である。入力差動電圧ΔＶｄｏｐがこのダイナミックレンジ内にある場合には、制御電流Ｉｃｔｌの値は−Ｉ３０〜＋Ｉ３０の間の値となる。
【００７２】
次に、バイアス電圧発生回路１３０の動作について説明する。まず、電流源３１の電流は、ＰＭＯＳトランジスタ３２を介して、カレントミラーを構成するＰＭＯＳトランジスタ３５，３６により所定の比でミラーされる。ＰＭＯＳトランジスタ３５により生じた電流は、ダイオード接続されたＰＭＯＳトランジスタ３３を流れ、その電流値に応じたゲート・ソース間電圧Ｖｇｓ３３が生じる。ＰＭＯＳトランジスタ３６により生じた電流は、ソースフォロアを構成するＰＭＯＳトランジスタ３４を流れ、その電流値に応じたゲート・ソース間電圧Ｖｇｓ３４が生じる。
【００７３】
したがって、バイアス電圧発生回路１３０が出力するバイアス電圧Ｖｂｉａｓ２は、電圧Ｖｇｓ３３と電圧Ｖｇｓ３４との和として出力される。このバイアス電圧Ｖｂｉａｓ２は、電圧比較部１０，１１０，１２０のＮＭＯＳトランジスタ１４，１５のゲートに与えられる。
【００７４】
バイアス電圧Ｖｂｉａｓ２の値は、入力電圧Ｖｉｎｐ，Ｖｉｎｎ間の差が、目標とする比較精度程度である場合において、ＮＭＯＳトランジスタ１２，１３，１４，１５が飽和領域で動作するように設定される。これにより、電圧比較部１０は、上述の電圧比較動作を正常に行うことが可能となる。
【００７５】
ＭＯＳトランジスタのしきい値電圧や相互コンダクタンスを始めとするデバイスパラメータは、プロセス、電源電圧、温度等の条件変動の影響によって大きく変化する。バイアス電圧発生回路１３０はＭＯＳトランジスタで構成されているので、制御電流Ｉｃｔｌが与えられない場合、すなわち、バイアス電圧発生回路１３０が単独で発生するバイアス電圧Ｖｂｉａｓ２は、各種の条件によって変動する。
【００７６】
バイアス電圧Ｖｂｉａｓ２＜Ｖｓｔａαの場合には、電圧Ｖｄ１ｏｐ＞Ｖｄ２ｏｐとなるので（図６を参照）、電流制御回路１４０は、制御電流ＩｃｔｌをΔＶｄｏｐの大きさに応じた正の電流として出力する（図７を参照）。この制御電流Ｉｃｔｌは、バイアス電圧発生回路１３０のＰＭＯＳトランジスタ３５とＮＭＯＳトランジスタ３３との接続ノードに入力される。この場合、制御電流Ｉｃｔｌはバイアス電圧発生回路１３０に流れ込む方向であるので、ＮＭＯＳトランジスタ３３のゲート・ソース電圧Ｖｇｓ３３は高くなり、バイアス電圧Ｖｂｉａｓ２も電圧Ｖｇｓ３３の増加分だけ高くなる。すなわち、バイアス電圧Ｖｂｉａｓ２は電圧Ｖｓｔａαに近づく。
【００７７】
バイアス電圧Ｖｂｉａｓ２＞Ｖｓｔａαの場合には、逆にバイアス電圧Ｖｂｉａｓ２が低くなって、電圧Ｖｓｔａαに近づく。
【００７８】
言い換えると、バイアス電圧発生回路１３０が出力するバイアス電圧Ｖｂｉａｓ２が電圧Ｖｓｔａαからずれると、電流制御回路１４０は、バイアス電圧Ｖｂｉａｓ２と電圧Ｖｓｔａαとの差に応じてバイアス電圧Ｖｂｉａｓ２が電圧Ｖｓｔａαに近づくように制御電流Ｉｃｔｌを制御して、バイアス電圧発生回路１３０に出力する。
【００７９】
このため、出力電圧Ｖｄ１ｏｐ、Ｖｄ２ｏｐが図６の関係となるように電圧比較部１１０，１２０への入力電圧Ｖｄ１ｉｐ，Ｖｄ１ｉｎ，Ｖｄ２ｉｐ，Ｖｄ２ｉｎを設定すれば、バイアス電圧Ｖｂｉａｓ２は電圧Ｖｓｔａαになる。このとき、電圧比較部１１０，１２０のそれぞれの出力電圧Ｖｄ１ｏｐ，Ｖｄ２ｏｐは、ほぼ等しい値となっている。
【００８０】
また、このとき、入力電圧Ｖｄ１ｉｐ，Ｖｄ１ｉｎが与えられる、電圧比較部１１０のＮＭＯＳトランジスタ１２，１３は飽和領域で動作する。したがって、電圧比較部１１０とコモンモード電圧が同じである電圧比較部１０のＮＭＯＳトランジスタ１２，１３も飽和領域で動作する。電圧比較部１０のＮＭＯＳトランジスタ１２，１３の飽和の深さは、図６の点αの位置によって定まる。点αの位置は、コモンモード電圧Ｖｃｏｍ１，Ｖｃｏｍ２の値によってほぼ決まるので、飽和の深さを制御することは容易に行うことができる。
【００８１】
このように、本実施形態によれば、バイアス発生回路１３０が出力するバイアス電圧Ｖｂｉａｓ２は、電圧比較部１０のＮＭＯＳトランジスタ１２，１３が飽和領域で動作するような電圧値Ｖｓｔａαなるように制御される。このため、バイアス電圧Ｖｂｉａｓ２が低すぎて、電圧比較部１０のＮＭＯＳトランジスタ１２，１３の動作点が飽和領域から線形領域に遷移して差動利得が低下し、電圧比較の精度が劣化することがない。また、バイアス電圧Ｖｂｉａｓ２が高すぎて、ラッチモード時にＮＭＯＳトランジスタ１６，１７が十分に導通状態となることができずにラッチ応答速度が低下することがない。したがって、プロセス、電源電圧、温度等の条件変動に対する電圧比較器の動作マージンを大きくすることができる。
【００８２】
（第２の実施形態）
図８は、本発明の第２の実施形態に係る電圧比較器のブロック図である。図８の電圧比較器は、電圧比較部１０と、バイアス部２００とを備えている。バイアス部２００は、図１のバイアス部１００において、電圧比較部１１０を第２の電圧比較部としての差動増幅回路２１０に置き換えたものである。図１の電圧比較器と同一の構成要素には同一の参照番号を付し、その説明を省略する。
【００８３】
図９は、図８の差動増幅回路２１０の構成を示す回路図である。差動増幅回路２１０は、ＮＭＯＳトランジスタ２１１，２１２，２１３と、抵抗２１８，２１９とを備えている。ＮＭＯＳトランジスタ２１１〜２１３は、それぞれ図２のＮＭＯＳトランジスタ１１〜１３と同様のものであり、抵抗２１８，２１９は、それぞれ図２の抵抗１８，１９と同様のものである。
【００８４】
ＮＭＯＳトランジスタ２１１のソースには接地電圧ＶＳＳが与えられ、ゲートにはバイアス電圧Ｖｂｉａｓ１が与えられている。ＮＭＯＳトランジスタ２１１は、電流源として動作する。ＮＭＯＳトランジスタ２１２，２１３のソースはＮＭＯＳトランジスタ２１１のドレインに接続されている。ＮＭＯＳトランジスタ２１２のゲート及びドレインはそれぞれ差動増幅回路２１０の正入力端子ｉｎｐ２及び負出力端子ｏｕｔｎ２となっている。ＮＭＯＳトランジスタ２１３のゲート及びドレインはそれぞれ差動増幅回路２１０の負入力端子ｉｎｎ２及び正出力端子ｏｕｔｐ２となっている。抵抗２１８の一端はＮＭＯＳトランジスタ２１２のドレインに接続され、他端には電源電圧ＶＤＤが与えられている。
【００８５】
抵抗２１９の一端はＮＭＯＳトランジスタ２１３のドレインに接続され、他端には電源電圧ＶＤＤが与えられている。差動増幅回路２１０は、その正出力端子ｏｕｔｐ２から出力電圧Ｖｄ３ｏｐを電流制御回路１４０に出力する。
【００８６】
バイアス部２００の動作について説明する。図１０は、バイアス電圧Ｖｂｉａｓ２に対する、差動増幅回路２１０の出力電圧Ｖｄ３ｏｐ及び電圧比較部１２０の出力電圧Ｖｄ４ｏｐの関係を示すグラフである。図１０において、横軸はバイアス電圧Ｖｂｉａｓ２、縦軸は出力電圧Ｖｄ３ｏｐ，Ｖｄ４ｏｐを示している。また、実線は出力電圧Ｖｄ３ｏｐ、点線は出力電圧Ｖｄ４ｏｐを示している。
【００８７】
ここで、差動増幅回路２１０の入力電圧Ｖｄ３ｉｐ，Ｖｄ３ｉｎは、そのコモンモード電圧が電圧比較部１０への入力電圧Ｖｉｎｐ，Ｖｉｎｎのコモンモード電圧Ｖｃｏｍ１と同じであって、かつ、入力電圧Ｖｄ３ｉｐ，Ｖｄ３ｉｎの差動電圧Ｖｄｉｆ３は、差動増幅回路２１０の入力ダイナミックレンジ内にあるように設定されている。
【００８８】
一方、電圧比較部１２０の入力電圧Ｖｄ４ｉｐ，Ｖｄ４ｉｎは、そのコモンモード電圧がＶｃｏｍ１であって、かつ、入力電圧Ｖｄ４ｉｐ，Ｖｄ４ｉｎの差動電圧Ｖｄｉｆ４は、差動電圧Ｖｄｉｆ３より大きく、電圧比較部１２０の入力ダイナミックレンジ内にあるように設定されている。
【００８９】
差動増幅回路２１０は、図２のＮＭＯＳトランジスタ１４，１５に相当するトランジスタを備えておらず、カスコード構成となっていないので、その出力電圧Ｖｄ３ｏｐはバイアス電圧Ｖｂｉａｓ２に関わらず一定電圧となる。一方、電圧比較部１２０については、バイアス電圧Ｖｂｉａｓ２がＮＭＯＳトランジスタ１２，１３が飽和領域で動作するような値であれば、出力電圧Ｖｄ４ｏｐはバイアス電圧Ｖｉａｓ２に関わらず一定電圧となる。差動電圧の関係はＶｄｉｆ３＜Ｖｄｉｆ４であるので、出力電圧Ｖｄ３ｏｐ，Ｖｄ４ｏｐの間の関係はＶｄ３ｏｐ＜Ｖｄ４ｏｐとなる。
【００９０】
このとき、制御電流Ｉｃｔｌは負の向きとなるので、バイアス電圧Ｖｂｉａｓ２が低くなる。すると、電圧比較部１２０のＮＭＯＳトランジスタ１２，１３の動作が飽和領域から線形領域に遷移していき、出力電圧Ｖｄ４ｏｐは次第に減少していく。
【００９１】
したがって、出力電圧Ｖｄ３ｏｐとＶｄ４ｏｐとが同じ値となるようなバイアス点βが存在する（このときのバイアス電圧Ｖｂｉａｓ２をＶｓｔａβとする）。すなわちＶｂｉａｓ２＞ＶｓｔａβのときはＶｄ４ｏｐ＞Ｖｄ３ｏｐ、Ｖｂｉａｓ２＜ＶｓｔａβのときはＶｄ３ｏｐ＞Ｖｄ４ｏｐの関係が成立する。
【００９２】
第１の実施形態と同様に、バイアス電圧発生回路１３０が出力するバイアス電圧Ｖｂｉａｓ２が電圧Ｖｓｔａβからずれると、電流制御回路１４０は、バイアス電圧Ｖｂｉａｓ２と電圧Ｖｓｔａβとの差に応じてバイアス電圧Ｖｂｉａｓ２が電圧Ｖｓｔａβに近づくように制御電流Ｉｃｔｌを制御して、バイアス電圧発生回路１３０に出力する。
【００９３】
このため、出力電圧Ｖｄ３ｏｐ，Ｖｄ４ｏｐが図１０の関係となるように差動増幅回路２１０及び電圧比較部１２０への入力電圧Ｖｄ３ｉｐ，Ｖｄ３ｉｎ，Ｖｄ４ｉｐ，Ｖｄ４ｉｎを設定すれば、バイアス電圧Ｖｂｉａｓ２は電圧Ｖｓｔａβになる。このとき、差動増幅回路２１０及び電圧比較部１２０のそれぞれの出力電圧Ｖｄ３ｏｐ，Ｖｄ４ｏｐは、ほぼ等しい値となっている。
【００９４】
また、このとき、電圧比較部１２０のＮＭＯＳトランジスタ１２，１３は、飽和領域と線形領域の境界付近で動作する。したがって、電圧比較部１２０とコモンモード電圧が同じである電圧比較部１０のＮＭＯＳトランジスタ１２，１３も、同様に飽和領域と線形領域の境界付近で動作する。電圧比較部１０のＮＭＯＳトランジスタ１２，１３の動作領域は、図８の点βの位置によって定まる。点βの位置は、差動電圧Ｖｄｉｆ３，Ｖｄｉｆ４の値によってほぼ決まるので、これらのトランジスタが動作する領域を制御することは容易に行うことができる。
【００９５】
このように、本実施形態によれば、バイアス発生回路１３０が出力するバイアス電圧Ｖｂｉａｓ２は、電圧比較部１０のＮＭＯＳトランジスタ１２，１３が飽和領域と線形領域の境界付近で動作するような電圧値Ｖｓｔａβなるように制御される。このため、バイアス電圧Ｖｂｉａｓ２を低くして、電圧比較部１０におけるノードＣとノードＤとの間、ノードＣとノードＥとの間の電位差を大きくし、電圧比較部１０がコンパレートモードからラッチモードに遷移したときのラッチ応答速度が高速になるようにする場合において、ＮＭＯＳトランジスタ１２，１３が飽和領域から大きく外れない範囲で動作するようにすることができる。したがって、プロセス、電源電圧、温度等が変動しても、所定の範囲内であれば、回路の持つ最大のラッチ応答速度を利用することができる。
【００９６】
なお、以上の実施形態においては、第１及び第２の電源電圧として接地電圧ＶＳＳ及び電源電圧ＶＤＤをそれぞれ用いたが、第１及び第２の電源電圧として電源電圧ＶＤＤ及び接地電圧ＶＳＳをそれぞれ用いるようにしてもよい。この場合は、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに、ＰＭＯＳトランジスタをＮＭＯＳトランジスタに置き換えればよい。
【００９７】
【発明の効果】
以上のように、本発明によると、プロセス、電源電圧、温度等の条件変動に対する動作マージンの広い電圧比較器を実現することができる。また、ラッチ応答速度が高速である電圧比較器を実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電圧比較器のブロック図である。
【図２】図１の入力電圧を比較する電圧比較部の回路図である。
【図３】図１の電流制御回路の構成を示す回路図である。
【図４】図３の差動増幅回路の構成を示す回路図である。
【図５】図１のバイアス電圧発生回路の回路図である。
【図６】バイアス電圧と、電圧比較部の出力電圧Ｖｄ１ｏｐ，Ｖｄ２ｏｐとの関係を示すグラフである。
【図７】電流制御回路に与えられる入力差動電圧ΔＶｄｏｐと、電流制御回路が出力する制御電流Ｉｃｔｌとの関係を示すグラフである。
【図８】本発明の第２の実施形態に係る電圧比較器のブロック図である。
【図９】図８の差動増幅回路の構成を示す回路図である。
【図１０】バイアス電圧に対する、差動増幅回路の出力電圧Ｖｄ３ｏｐ及び電圧比較部の出力電圧Ｖｄ４ｏｐの関係を示すグラフである。
【図１１】従来の電圧比較器の構成を示すブロック図である。
【符号の説明】
１０　第１の電圧比較部
１１　ＮＭＯＳトランジスタ（第１のＭＯＳトランジスタ）
１２　ＮＭＯＳトランジスタ（第２、第８、第１２のＭＯＳトランジスタ）
１３　ＮＭＯＳトランジスタ（第３、第９、第１３のＭＯＳトランジスタ）
１４　ＮＭＯＳトランジスタ（第４、第１０、第１４のＭＯＳトランジスタ）
１５　ＮＭＯＳトランジスタ（第５、第１１、第１５のＭＯＳトランジスタ）
１６　ＮＭＯＳトランジスタ（第６のＭＯＳトランジスタ）
１７　ＮＭＯＳトランジスタ（第７のＭＯＳトランジスタ）
１８　抵抗（第１の抵抗性素子）
１９　抵抗（第２の抵抗性素子）
２０　スイッチ回路
１１０　第２の電圧比較部
１２０　第３の電圧比較部
１３０　バイアス電圧発生回路
１４０　電流制御回路
１５０，１６０　差動増幅回路
１５４，１５５，１７３，１７４　ＰＭＯＳトランジスタ
１７１，１７２　ＮＭＯＳトランジスタ
２１０　差動増幅回路（第２の電圧比較部）

Claims

バイアス電圧、並びに第１及び第２の入力電圧に応じた信号を出力する第１の電圧比較部と、
コモンモード電圧が前記第１及び第２の入力電圧のコモンモード電圧にほぼ等しい第１の差動電圧を入力とし、前記バイアス電圧及び前記第１の差動電圧に応じた信号を出力する第２の電圧比較部と、
コモンモード電圧が前記第１及び第２の入力電圧のコモンモード電圧よりも第１の電源電圧から離れており、かつ、前記第１の差動電圧よりも大きい第２の差動電圧を入力とし、前記バイアス電圧及び前記第２の差動電圧に応じた信号を出力する第３の電圧比較部と、
制御電流を出力する電流制御回路と、
前記制御電流に応じて前記バイアス電圧を生成して出力するバイアス電圧発生回路とを備え、
前記電流制御回路は、
前記バイアス電圧発生回路が、前記第２の電圧比較部が出力する信号の電圧と前記第３の電圧比較部が出力する信号の電圧との差が小さくなるような前記バイアス電圧を出力するように、前記制御電流を出力するものであり、
前記第１の電圧比較部は、
ソースに前記第１の電源電圧が与えられ、ゲートに所定の電圧が与えられた第１のＭＯＳ（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第１の入力電圧が与えられた第２のＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第２の入力電圧が与えられた第３のＭＯＳトランジスタと、
ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第４のＭＯＳトランジスタと、
ソースが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第５のＭＯＳトランジスタと、
一端が前記第４のＭＯＳトランジスタのドレインに接続され、他端に第２の電源電圧が与えられた第１の抵抗性素子と、
一端が前記第５のＭＯＳトランジスタのドレインに接続され、他端に前記第２の電源電圧が与えられた第２の抵抗性素子と、
ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ゲートが前記第５のＭＯＳトランジスタのドレインに接続された第６のＭＯＳトランジスタと、
ドレインが前記第５のＭＯＳトランジスタのドレインに接続され、ゲートが前記第４のＭＯＳトランジスタのドレインに接続され、ソースが第６のＭＯＳトランジスタのソースに接続された第７のＭＯＳトランジスタと、
前記第６のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのドレインとの間、及び前記第６のＭＯＳトランジスタのソースと前記第３のＭＯＳトランジスタのドレインとの間を、制御クロックに応じて導通させるスイッチ回路とを有するものであり、
前記第２の電圧比較部は、
ゲートに前記第１の差動電圧の一方の信号が入力された第８のＭＯＳトランジスタと、
ゲートに前記第１の差動電圧の他方の信号が入力された第９のＭＯＳトランジスタと、
ソースが前記第８のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第１０のＭＯＳトランジスタと、
ソースが前記第９のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第１１のＭＯＳトランジスタとを有するものであり、
前記第３の電圧比較部は、
ゲートに前記第２の差動電圧の一方の信号が入力された第１２のＭＯＳトランジスタと、
ゲートに前記第２の差動電圧の他方の信号が入力された第１３のＭＯＳトランジスタと、
ソースが前記第１２のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第１４のＭＯＳトランジスタと、
ソースが前記第１３のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第１５のＭＯＳトランジスタとを有するものである電圧比較器。
バイアス電圧、並びに第１及び第２の入力電圧に応じた信号を出力する第１の電圧比較部と、
コモンモード電圧が前記第１及び第２の入力電圧のコモンモード電圧にほぼ等しい第１の差動電圧を入力とし、前記バイアス電圧に関わらず、前記第１の差動電圧に応じた信号を出力する第２の電圧比較部と、
コモンモード電圧が前記第１及び第２の入力電圧のコモンモード電圧にほぼ等しく、かつ、前記第１の差動電圧よりも大きい第２の差動電圧を入力とし、前記バイアス電圧及び前記第２の差動電圧に応じた信号を出力する第３の電圧比較部と、
制御電流を出力する電流制御回路と、
前記制御電流に応じて前記バイアス電圧を生成して出力するバイアス電圧発生回路とを備え、
前記電流制御回路は、
前記バイアス電圧発生回路が、前記第２の電圧比較部が出力する信号の電圧と前記第３の電圧比較部が出力する信号の電圧との差が小さくなるような前記バイアス電圧を出力するように、前記制御電流を出力するものであり、
前記第１の電圧比較部は、
ソースに第１の電源電圧が与えられ、ゲートに所定の電圧が与えられた第１のＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第１の入力電圧が与えられた第２のＭＯＳトランジスタと、
ソースが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートに前記第２の入力電圧が与えられた第３のＭＯＳトランジスタと、
ソースが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第４のＭＯＳトランジスタと、
ソースが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第５のＭＯＳトランジスタと、
一端が前記第４のＭＯＳトランジスタのドレインに接続され、他端に第２の電源電圧が与えられた第１の抵抗性素子と、
一端が前記第５のＭＯＳトランジスタのドレインに接続され、他端に前記第２の電源電圧が与えられた第２の抵抗性素子と、
ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ゲートが前記第５のＭＯＳトランジスタのドレインに接続された第６のＭＯＳトランジスタと、
ドレインが前記第５のＭＯＳトランジスタのドレインに接続され、ゲートが前記第４のＭＯＳトランジスタのドレインに接続され、ソースが第６のＭＯＳトランジスタのソースに接続された第７のＭＯＳトランジスタと、
前記第６のＭＯＳトランジスタのソースと前記第２のＭＯＳトランジスタのドレインとの間、及び前記第６のＭＯＳトランジスタのソースと前記第３のＭＯＳトランジスタのドレインとの間を、制御クロックに応じて導通させるスイッチ回路とを備えたものであり、
前記第３の電圧比較部は、
ゲートに前記第２の差動電圧の一方の信号が入力された第８のＭＯＳトランジスタと、
ゲートに前記第２の差動電圧の他方の信号が入力された第９のＭＯＳトランジスタと、
ソースが前記第８のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第１０のＭＯＳトランジスタと、
ソースが前記第９のＭＯＳトランジスタのドレインに接続され、ゲートに前記バイアス電圧が与えられた第１１のＭＯＳトランジスタとを有するものである
電圧比較器。
請求項１又は２に記載の電圧比較器において、
前記電流制御回路は、
当該電流制御回路に入力された信号に応じて差動電圧を出力する差動増幅回路と、
前記差動増幅回路の出力段の２つのＭＯＳトランジスタのそれぞれと第１及び第２のカレントミラー回路を構成する２つのＭＯＳトランジスタと、
前記第１のカレントミラー回路を構成するＭＯＳトランジスタを流れる電流に対する第３のカレントミラー回路を構成する２つのＭＯＳトランジスタとを備え、かつ、
前記第２のカレントミラー回路を構成するＭＯＳトランジスタを流れる電流から前記第３のカレントミラー回路を構成するＭＯＳトランジスタを流れる電流を減じた電流を前記制御電流として出力するように構成されているものである
ことを特徴とする電圧比較器。