ES2223543T3 - Metodo y sistema de circuitos electricos, para la gestion en circuito intermedio, a alta velocidad de señales de reloj. - Google Patents
Metodo y sistema de circuitos electricos, para la gestion en circuito intermedio, a alta velocidad de señales de reloj.Info
- Publication number
- ES2223543T3 ES2223543T3 ES00945082T ES00945082T ES2223543T3 ES 2223543 T3 ES2223543 T3 ES 2223543T3 ES 00945082 T ES00945082 T ES 00945082T ES 00945082 T ES00945082 T ES 00945082T ES 2223543 T3 ES2223543 T3 ES 2223543T3
- Authority
- ES
- Spain
- Prior art keywords
- current
- transistors
- circuit
- voltage follower
- addressing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
- H03K19/018514—Interface arrangements with at least one differential stage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
- H03K19/01707—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits
- H03K19/01721—Modifications for accelerating switching in field-effect transistor circuits in asynchronous circuits by means of a pull-up or down element
Abstract
Un circuito intermedio, que comprende: un amplificador diferencial (38), que genera señales amplificadas primera y segunda (56, 58), en respuesta a señales de entrada primera y segunda (BN, B) del amplificador diferencial; un seguidor de tensión (14), que comprende transistores primero y segundo (24, 26) del seguidor de tensión, que generan señales de salida primera y segunda (80, 82) del circuito intermedio, en respuesta a las señales amplificadas primera y segunda (56, 58) desde el amplificador diferencial (38); y un circuito de direccionamiento (12), que tiene una pluralidad de fuentes de corriente (28, 30, 88, 90) proporcionando, cada fuente de corriente (28, 30, 88, 90), una corriente; caracterizado porque el circuito de direccionamiento (12) dirige las corrientes, en base al estado de las señales de salida (80, 82) del circuito intermedio, y al estado de las señales de entrada (BN, B) del amplificador diferencial, a través de cualquiera de los transistores primero y segundo (24, 26) del seguidor de tensión al que se esté reduciendo, de forma que múltiples fuentes de corriente, de la pluralidad de fuentes de corriente (28, 30, 88, 90), están acopladas a una salida (80, 82) que está en transición a un estado bajo, para incrementar una cantidad de corriente que está disponible.
Description
Método y sistema de circuitos eléctricos, para la
gestión en circuito intermedio, a alta velocidad, de señales de
reloj.
La presente invención se refiere, en general, a
comunicaciones digitales y, más específicamente, a circuitos
intermedios de reloj.
Para muchas aplicaciones dentro del diseño de
circuitos integrados (IC), el funcionamiento de frecuencia más alta,
para un diseño de circuito lógico digital puede, en general,
alcanzarse empleando una familia de circuitos lógicos de
direccionamiento de corriente diferencial, tal como un circuito
lógico de emisor acoplado bipolar (ECL,
emitter-coupled logic), un circuito lógico de
transistor de efecto campo acoplado en la fuente (SCFL,
source-coupled field-effect
transistor logic), o un circuito lógico de modo corriente CMOS (CML,
CMOS current mode logic). Si bien estas topologías tienen, en
general, tasas de potencia/velocidad inferiores, comparadas con
familias de circuitos lógicos alternativas, como son los circuitos
lógicos de transistor de efecto campo acoplado directamente (DCFL,
direct-coupled field-effect
transistor logic), o el CMOS estático, generalmente funcionan a
frecuencia de reloj máxima entre dos y cuatro veces superior.
Para aplicaciones que necesitan el uso de estas
familias de circuitos lógicos de alta velocidad, la frecuencia
máxima de funcionamiento estará, eventualmente, limitada por la
capacidad para mantener la ganancia adecuada, en el trayecto del
reloj a través del circuito. Esto se debe al hecho de que la
necesidad de ancho de banda del reloj es, en general, el doble que
la de los datos, y la señal de reloj tendrá, generalmente, que pasar
a través de varios niveles de gestión en circuito intermedio. Una
vez que la frecuencia de funcionamiento se incremente más allá del
ancho de banda de ganancia unidad de los circuitos intermedios de
reloj, la señal de reloj se atenuará a través de cada etapa de
gestión en circuito intermedio, y el circuito dejará de
funcionar.
Las técnicas convencionales para extender el
ancho de banda de los circuitos intermedios de reloj de circuitos
integrados adolecen, no obstante, de varias deficiencias. Por
ejemplo, en un enfoque aludido generalmente como control de picos
inductivo, se añade una bovina de inductancia espiral en chip, en
serie con un dispositivo de carga resistiva de un amplificador
diferencial. La bovina de inductancia está dimensionada de forma
que, a la frecuencia de funcionamiento especificada del circuito, la
reactancia de la bovina de inductancia cancela parcialmente la
reactancia de la capacidad parásita, en la salida del par
diferencial. Sin embargo, el control de picos inductivo, conlleva
características indeseables que incluyen, por ejemplo, tener una
ganancia dependiente con la frecuencia, que puede representar un
problema para funcionalidad de baja velocidad. También tiene un
retardo dependiente con la frecuencia, en particular cerca de la
frecuencia resonante del pico. Esto puede representar un problema si
el retardo de la señal de reloj necesita estar controlado con
respecto a otros retardos en el circuito. Además, el área de las
bovinas de inductancia en espiral en chip es, en general, bastante
grande, del orden de un factor de diez veces, en comparación con el
área de una puerta lógica típica. Finalmente, un circuito con
control de picos inductivo, es de uso limitado para gestionar en
circuito intermedio, una señal de datos arbitraria con componentes
de frecuencia desconocidos.
Otro enfoque convencional en tecnología CMOS,
utiliza múltiples fases de una señal de reloj de frecuencia
inferior. Pueden ser manejados múltiples circuitos en paralelo, cada
uno con recorrido de una fase diferente del reloj. Este tipo de
circuito puede entenderse como emulando un circuito con un reloj
virtual, de frecuencia f_{v}= f_{c} *M, donde f_{c} es la
frecuencia del reloj polifásico, y M es el número de fases que se
usa en paralelo. Este segundo enfoque, implica confusiones entre
cada una de las fases del reloj de baja velocidad. La consecuencia
es una inestabilidad equivalente en el reloj de alta velocidad
"virtual". Adicionalmente, incluso si puede ser eliminado el
problema potencial del reloj que necesita funcionar a una frecuencia
sobre el ancho de banda de ganancia unidad de los circuitos
intermedios de reloj, una falta del suficiente ancho de banda
seguirá causando inestabilidad determinista incrementada, en las
señales de datos de alta velocidad. Desde el punto de vista de la
integridad de la señal, esta técnica es inferior a un diseño en el
que los circuitos tengan suficiente ancho de banda como para
recorrer una sola señal de reloj.
El documento
US-A-5.602.498 describe, en la
figura 15, un circuito lógico acoplado en emisor, que incluye un
amplificador diferencial y un seguidor de tensión. Transistores
acoplados a las líneas de salida del circuito, forman una etapa de
enganche. Los transistores de la etapa de enganche, son desactivados
cuando el amplificador diferencial está activado, y viceversa.
Correspondientemente, la etapa de enganche no lleva a cabo ninguna
función de direccionamiento de corriente.
Lo que se necesita es un circuito intermedio, y
un método para gestionar en circuito intermedio señales
diferenciales, que pueda incrementar significativamente la
frecuencia máxima a la que la tecnología CMOS puede ser empleada
para llevar a cabo funciones circuito lógico de alta velocidad.
La presente invención proporciona, en una primer
aspecto, un circuito intermedio que incluye un amplificador
diferencial, que genera señales amplificadas primera y segunda, en
respuesta a las señales primera y segunda de entrada al amplificador
diferencial, un seguidor de tensión, que comprende transistores
primero y segundo del seguidor de tensión, que generan señales
primera y segunda de salida del circuito intermedio, en respuesta a
las señales amplificadas primera y segunda desde el amplificador
diferencial, y un circuito de direccionamiento, que tiene una
pluralidad de fuentes de corriente, cada fuente de corriente
entregando una corriente. El circuito de direccionamiento dirige las
corrientes, en base al estado de las señales de salida del circuito
intermedio, y al estado de las señales de entrada al amplificador
diferencial a través de cualquiera, de los transistores primero y
segundo del seguidor de tensión, que esté siendo reducido, de forma
que son acopladas múltiples fuentes de corriente de la pluralidad de
fuentes de corriente, a una salida que está en transición a un
estado bajo, para incrementar la cantidad de corriente que está
disponible.
En un segundo aspecto, la invención proporciona
un método para la gestión en circuito intermedio de señales
diferenciales, método que incluye las etapas de generar primera y
segunda señales amplificadas intermedias, empleando un amplificador
diferencial, en respuesta a primera y segunda señales de entrada del
amplificador diferencial, generar señales de salida primera y
segunda en respuesta a la primera señal amplificada intermedia, y a
la segunda señal amplificada intermedia, empleando un seguidor de
tensión, que comprende transistores primero y segundo del seguidor
de tensión, y direccionamiento de corriente, empleando un circuito
de direccionamiento. La corriente es dirigida para incrementar la
cantidad de corriente que está disponible, desde una primera fuente
de corriente, a través de cualquiera de los transistores primero y
segundo del seguidor de tensión que está siendo reducido, en
respuesta a cualquiera de las señales de salida primera y segunda
que esté siendo asignada a un estado identificado previamente de
señal de salida, estando la primera fuente de corriente, acoplada a
la segunda línea de señal de salida, sobre la transición de la
primera línea de señal de salida a alta, y la primera fuente de
corriente estando acoplada a la primera línea de señal de salida
sobre la transición de la segunda línea de señal de salida a alta, y
dirigida para incrementar la cantidad de corriente que está
disponible, desde una segunda fuente de corriente, a través de
cualquiera, de los transistores primero y segundo del seguidor de
tensión al que se esté reduciendo, en respuesta a cualquiera, entre
la primera señal de entrada y la segunda señal de entrada, que esté
siendo establecida a un estado de señal identificado previamente,
estando la segunda fuente de corriente acoplada a la primera señal
de salida, sobre la transición de la primera línea de señal de
entrada a alta, y estando acoplada a la segunda línea de señal de
salida, sobre la transición de la segunda línea de señal de entrada
a alta.
Estas, y otras, características y ventajas de la
invención, se harán más evidentes a partir de la descripción
detallada y los dibujos anexos que siguen. En los dibujos y en la
descripción, los números indican las distintas características de la
invención, refiriéndose tales números a tales características, a
través tanto de las figuras dibujadas, como de la descripción
escrita.
La figura 1 es un diagrama de bloques, de un
circuito intermedio CML de ancho de banda alto, acorde con la
presente invención.
En referencia a la figura 1, un circuito
intermedio 10 de reloj, de ancho de banda alto, que incluye un
circuito de direccionamiento 12, incrementa de forma significativa
la frecuencia máxima a la que la tecnología CMOS puede ser empleada,
para llevar a cabo funciones de circuito lógico de alta velocidad.
Como se describe en detalle abajo, el circuito intermedio de reloj
10, provee un ancho de banda de ganancia unidad, superior que un
circuito intermedio CML estándar, mientras que mantiene un retardo
bien controlado, que seguirá a otras puertas lógicas. El uso del
circuito intermedio de reloj 10, puede extender la frecuencia máxima
a la que la tecnología CMOS puede ser empleada, sin recurrir a una
arquitectura de sincronización polifásica, con sus inconvenientes
inherentes.
En particular, el circuito intermedio de reloj 10
incluye el circuito de direccionamiento 12, para mejorar una etapa
del seguidor de tensión 14 del circuito intermedio de reloj 10. El
circuito de direccionamiento 12, incluye los transistores de
conmutación 16, 18, 20 y 22, posicionados entre los transistores 24
y 26 del seguidor de tensión, y las fuentes de corriente 28 y 30. El
circuito de direccionamiento 12 conmuta todas, o casi todas, las
corrientes entre ambas fuentes 28 y 30, a través de cualquiera, de
los dos transistores 24 ó 26 del seguidor de tensión, que esté
siendo reducido, doblando así aproximadamente la cantidad de
corriente que está disponible para rotación, cuando está siendo
reducida una salida. Al mismo tiempo, puesto que el transistor 24 ó
26, del seguidor de tensión, que está siendo incrementado, no tiene
que alimentar por más tiempo una corriente constante I_{0}
proporcionada por las fuentes 28 y 39, se incrementa en I_{0} la
corriente efectiva máxima que puede ser suministrada para cargar una
capacidad de carga.
Como se ilustra en la figura 1, una señal de
entrada B y su entrada complementaria BN, son acopladas a un
amplificador diferencial 38, que incluye un par de transistores
amplificadores diferenciales 40 y 42 que, en conjunción con
resistencias de carga 44 y 46, proporcionan una ganancia de tensión
de las señales de entrada B y BN. En particular, la señal de entrada
B está acoplada a una puerta 50 del transistor del amplificador
diferencial 42, y la señal de entrada complementaria BN está
acoplada a una puerta 48 del transistor del amplificador diferencial
40. Las pérdidas de energía 52 y 54, de los transistores del
amplificador diferencial 40 y 42, están acopladas a señales de
salida del amplificador diferencial ZA 56 y ZAN 58, respectivamente.
Las pérdidas de energía 52 y 54 están, también, acopladas a un
suministro VDD 60, por vía de las resistencias eléctricas de carga
44 y 46, respectivamente. La resistencia eléctrica de carga 44, está
acoplada al transistor del amplificador diferencial 40, y al
transistor del seguidor de tensión 24. La resistencia eléctrica de
carga 46, está acoplada al transistor del amplificador diferencial
42, y al transistor del seguidor de tensión 26. Las resistencias
eléctricas de carga 44 y 46 están, típicamente, implementadas como
dispositivos PMOS polarizados en la región lineal. Los terminales de
fuente 62 y 64, de los transistores del amplificador diferencial 40
y 42, están acoplados a una conexión 66 para, así, compartir una
corriente común I_{d} 68, acoplada a un suministro VSS 70.
Las señales de salida del amplificador
diferencial ZA 56 y ZAN 58, conducen el seguidor de tensión de
impedancia de salida 14, que produce señales de salida del circuito
intermedio de reloj ZB 80 y ZBN 82. En una configuración típica, una
parte sustancial de la ganancia del circuito intermedio de reloj 10,
se produce en la etapa del amplificador diferencial 38. En
particular, el seguidor de tensión 14 incluye los transistores 24 y
26 del seguidor de tensión, de los cuales las pérdidas de energía 72
y 74, están acopladas al suministro VDD 60. Las puertas 76 y 78, de
los transistores 24 y 26 del seguidor de tensión, están acopladas a
las señales de salida del amplificador diferencial ZA 56 y ZAN 58.
La etapa seguidora de tensión 14 del circuito intermedio de reloj
10, no tiene mecanismo para la ganancia, y así tiene una ganancia
que es, como mucho, la unidad. Debido principalmente a un efecto de
cuerpo en el CMOS, en todo caso la ganancia está típicamente
limitada a aproximadamente 0,9.
En funcionamiento, cuando el transistor 24 del
seguidor de tensión es incrementado debe, temporalmente, obtener más
corriente que I_{0}. Este exceso de corriente, definido
aproximadamente por la ecuación (I_{M3}-I_{0}),
es responsable de cargar una capacidad de carga de una señal de
salida del circuito intermedio de reloj ZB 80. La tasa de rotación
máxima, cuando la señal de salida ZB 80 está siendo incrementada, es
degrada en I_{0}. Análogamente, cuando se reduce al transistor
del seguidor de tensión 24, debe temporalmente obtener una corriente
menor que I_{0}, y esta diferencia en corriente, definida
aproximadamente por la ecuación (I_{0}-I_{M3}),
es empleada para descargar la capacidad de carga de la señal de
salida del circuito intermedio de reloj ZB 80. La tasa de rotación
máxima, cuando la señal de salida ZB 80 está siendo reducida, es así
fijada por la corriente constante I_{0}. El transistor del
seguidor de tensión 26 funciona de forma idéntica, para cargar y
descargar una capacidad de carga de una señal de salida de un
circuito intermedio de reloj complementario ZBN 82.
De acuerdo con la presente invención, se mejora
el seguidor de tensión 14, mediante añadir el circuito de rotación
12, entre los transistores 24 y 26 del seguidor de tensión y las
fuentes de corriente 28 y 30. En particular, el circuito de rotación
12 incluye transistores de rotación 16, 18, 20 y 22 posicionados
entre los transistores 24 y 26 del seguidor de tensión y las fuentes
de corriente 28 y 30. Los terminales de la fuente 84 y 86 de los
transistores 24 y 26 del seguidor de tensión, proporcionan las
señales de salida del circuito intermedio de reloj ZB 80 y ZBN 82.
Los terminales de la fuente 84 y 86 están, también, acoplados al
circuito de rotación 12, que incluye los transistores de conmutación
16, 18, 20 y 22.
Según una ventaja de la presente invención, los
transistores de rotación 16, 18, 20 y 22 conmutan toda, o
aproximadamente toda, la corriente desde ambas fuentes 28 y 30, a
través de cualquiera de los dos transistores 24 ó 26 del seguidor de
tensión al que se esté reduciendo, doblando así, aproximadamente, la
cantidad de corriente que está disponible para rotación, cuando la
señal de salida del circuito intermedio de reloj correspondiente
está siendo reducida. Al mismo tiempo, puesto que el transistor del
seguidor de tensión 24 ó 26 que está siendo incrementado, no tiene
que obtener por más tiempo la corriente constante I_{0}, se
incrementa en I_{0} la corriente máxima efectiva que puede ser
suministrada para cargar la correspondiente capacidad de carga.
Como se ilustra en la figura 1, una pérdida de
energía 92 del transistor de conmutación 16, está acoplada a una
puerta 98 del transistor de conmutación 18, y una pérdida de energía
94 del transistor de conmutación 18, está acoplada a una puerta 96
del transistor de conmutación 16. Las fuentes de corriente 88 y 90,
están acopladas a las pérdidas de energía 92 y 94, de forma que los
transistores 24 y 26 del seguidor de tensión, no se desconectan por
completo cuando están en un estado alto estático, de circuito
lógico. Esto impide que los nodos de salida vayan a un estado de
impedancia alta, en el que un nivel de voltaje de salida no estaría
bien controlado.
Las fuentes de corriente adicional 88 y 90
necesitan solo ser una fracción de una media de las fuentes de
corriente principales 28 y 30 y están acopladas al suministro VSS
común 70. Los terminales de fuente 100 y 102 de los transistores de
conmutación 16 y 18 están acoplados en la conexión 104 de forma que
comparten una corriente común acolada al suministro VSS común
70.
Las pérdidas de energía 106 y 108, de los
transistores de rotación 20 y 22, están acopladas a las fuentes 84 y
86, de los transistores 24 y 26 del seguidor de tensión, y a las
pérdidas de energía 92 y 94 de los transistores de rotación 16 y 18.
La señal de salida B y la señal de entrada complementaria BN, están
acopladas a los transistores de rotación 22 y 20, que proporcionan
una ganancia de voltaje de las señales de salida B y BN. La señal de
entrada B, está acoplada a una puerta 116 del transistor de rotación
22, y la señal de entrada complementaria BN, está acoplada a una
puerta 114 del transistor de rotación 20. Las pérdidas de energía
106 y 108 de los transistores de rotación 20 y 22, están acopladas a
las salidas del circuito intermedio de reloj ZB 80 y ZBN 82. Las
fuentes 110 y 112 de los transistores de rotación 20 y 22, están
acopladas en una conexión 118, de forma que comparten una corriente
común acoplada al suministro VSS 70.
Desde el punto de vista de la CC, una rotación de
corriente llevada a cabo por los transistores de rotación 16, 18, 20
y 22, podría ser controlada mediante bien las señales de entrada B y
BN, o bien por las señales de salida del circuito intermedio de
reloj ZB 80 y ZBN 82, puesto que ambas señales diferenciales tienen
los mismos, o aproximadamente los mismo, valores de CC. Para
compensar los intervalos de subida y caída, de las señales de salida
del circuito intermedio de reloj ZB 80 y ZBN 82, la mitad del
direccionamiento de corriente en el seguidor de corriente 14, está
controlada por las señales de entrada B y BN, y la otra mitad por
las señales de salida del circuito intermedio de reloj ZB 80 y ZBN
82. El intervalo de subida de las señales de salida, está dominado
por las señales amplificadas ZA 56 y ZAN 58, mientras que el
intervalo de caída está dominado por los transistores de conmutación
16, 18, 20 y 22. Puesto que las señales de salida B y BN, van antes
en el tiempo que las señales amplificadas ZA 56 y ZAN 58, y las
señales de salida del circuito intermedio de reloj ZB 80 y ZBN 82,
están detrás en el tiempo respecto de las señales amplificadas ZA 56
y ZAN 58, la combinación de tanto las señales de entrada B y BN,
como las señales de salida del circuito intermedio de reloj ZB 80 y
ZBN 82, para controlar el direccionamiento de corriente en la etapa
seguidora de tensión 14, compensa aproximadamente los intervalos de
subida y caída de las señales de salida del circuito intermedio de
reloj ZB 80 y ZBN 82.
En un funcionamiento típico, el circuito
intermedio de reloj 10 posee una ganancia mayor de aproximadamente
1,0 en la etapa seguidora de tensión 14. Los transistores 40, 42,
24, 26, 16, 18, 20 y 22 son, preferentemente, transistores FET
aunque una persona cualificada en el arte, reconocerá que el
circuito intermedio de reloj 10 puede adaptarse de modo que otros
tipos de transistores puedan ser igualmente empleados.
Claims (16)
1. Un circuito intermedio, que comprende:
un amplificador diferencial (38), que genera
señales amplificadas primera y segunda (56, 58), en respuesta a
señales de entrada primera y segunda (BN, B) del amplificador
diferencial;
un seguidor de tensión (14), que comprende
transistores primero y segundo (24, 26) del seguidor de tensión, que
generan señales de salida primera y segunda (80, 82) del circuito
intermedio, en respuesta a las señales amplificadas primera y
segunda (56, 58) desde el amplificador diferencial (38); y
un circuito de direccionamiento (12), que tiene
una pluralidad de fuentes de corriente (28, 30, 88, 90)
proporcionando, cada fuente de corriente (28, 30, 88, 90), una
corriente;
caracterizado porque el circuito de
direccionamiento (12) dirige las corrientes, en base al estado de
las señales de salida (80, 82) del circuito intermedio, y al estado
de las señales de entrada (BN, B) del amplificador diferencial, a
través de cualquiera de los transistores primero y segundo (24, 26)
del seguidor de tensión al que se esté reduciendo, de forma que
múltiples fuentes de corriente, de la pluralidad de fuentes de
corriente (28, 30, 88, 90), están acopladas a una salida (80, 82)
que está en transición a un estado bajo, para incrementar una
cantidad de corriente que está disponible.
2. El circuito intermedio de la reivindicación 1,
donde una primera fuente de corriente (28), de la pluralidad de
fuentes de corriente, está acoplada a una primera señal de salida
del circuito intermedio (80), sobre una segunda señal de salida del
circuito intermedio (82), en transición a una fase alta, y la
primera fuente de corriente (28) está acoplada a la línea de la
segunda señal de salida del circuito intermedio (82), sobre la línea
de la primera señal de salida del circuito intermedio (80) en
transición a una fase alta.
3. El circuito intermedio de la reivindicación 1
o la 2, donde una segunda fuente de corriente (30), de la pluralidad
de fuentes de corriente, está acoplada a la segunda señal de salida
(82) del circuito intermedio, en respuesta a una manifestación de
una señal alta, en una primera entrada (B) del amplificador
diferencial, y la segunda fuente de corriente (30) está acoplada a
la línea de la primera señal de salida (80) del circuito intermedio,
en respuesta a una manifestación de una señal alta en una segunda
entrada (BN) del amplificador diferencial.
4. El circuito intermedio de cualquiera de las
reivindicaciones 1 a 3, donde un intervalo de caída de las señales
de salida primera y segunda (80, 82) del circuito intermedio, está
dominado por el circuito de direccionamiento (12).
5. El circuito intermedio de cualquiera de las
reivindicaciones 1 a 4, donde el circuito de
direccionamiento(12) comprende transistores de
direccionamiento primero y segundo (16, 18), posicionados entre la
primera fuente de corriente (28) y los transistores primero y
segundo (24, 26) del seguidor de tensión, y transistores de
direccionamiento tercero y cuarto (20, 22), posicionados entre los
transistores primero y segundo (24, 26) del seguidor de tensión y la
segunda fuente de corriente (30).
6. El circuito intermedio 5, donde una fuente de
corriente adicional (88, 90) está acoplada a cada una de las
pérdidas de energía (92, 94) de los transistores de direccionamiento
primero y segundo (16, 18), para impedir que los transistores
primero y segundo (24, 26) del seguidor de tensión, se detengan en
un estado alto de lógica estática.
7. El circuito intermedio de la reivindicación 5,
o la 6, donde las pérdidas de energía (106, 108) de los transistores
de direccionamiento tercero y cuarto (20, 22), están acopladas a las
fuentes (84, 86) de los transistores primero y segundo (24, 26) del
seguidor de tensión, y a las pérdidas de energía (92, 94) de los
transistores de direccionamiento primero y segundo (16, 18).
8. El circuito intermedio de la reivindicación 7,
donde las señales de entrada del amplificador diferencial primera y
segunda (BN, B), está acopladas a puertas (114, 116) de los
transistores de direccionamiento tercero y cuarto (20, 22).
9. El circuito intermedio cualquiera de las
reivindicaciones 5 a 8, donde los terminales de fuente (84, 86) de
los transistores primero y segundo (24, 26) del seguidor de tensión,
proporcionan las señales de salida del circuito intermedio primera y
segunda (80, 82).
10. El circuito intermedio de la reivindicación
9, donde los terminales de fuente (84, 86) de los transistores
primero y segundo del seguidor de tensión (80, 82), están acoplados
al circuito de direccionamiento (12).
11. Un método para la gestión en circuito
intermedio de señales diferenciales, empleando un amplificador
diferencial (38), con salidas (56, 58) acopladas a un seguidor de
tensión (14), recibiendo el amplificadordiferencial (38) una señal
de entrada diferencial (BN, N), y proporcionando el seguidor de
tensión (14) salidas diferenciales (80, 82), que comprende:
generar señales amplificadas intermedias primera
y segunda (56, 58), empleando un amplificador diferencial (38), en
respuesta a señales de entrada primera y segunda (BN, B) del
amplificador diferencial;
generar señales de salida primera y segunda (80,
82), en respuesta a la primera señal amplificada intermedia (56) y a
la segunda señal amplificada intermedia (58), empleando un seguidor
de tensión (14), que comprende transistores primero y segundo (24,
26) del seguidor de tensión; y
dirigir la corriente empleando un circuito de
direccionamiento (12);
caracterizado
por
dirigir la corriente para incrementar la cantidad
de corriente que está disponible desde una primera fuente de
corriente (28), a través de cualquiera, de los transistores primero
y segundo (24, 26) del seguidor de tensión, al que se esté
reduciendo, en respuesta a cualquiera, de las señales de salida
primera y segunda (80, 82), que esté siendo ajustada a un estado,
definido previamente, de señal de salida, estando la primera fuente
de corriente (28) acoplada a la segunda línea de señal de salida
(82), sobre la transición de la primera línea de señal de salida
(80) a la fase alta, y estando la primera fuente de corriente (28),
acoplada a la primera línea de señal de salida (80), sobre la
transición de la segunda línea de señal de salida (82) a la fase
alta, y
dirigir la corriente para incrementar la cantidad
de corriente que está disponible desde una segunda fuente de
potencia (30), a través de cualquiera, de los transistores primero y
segundo (24, 26) del seguidor de tensión, al que se esté reduciendo,
en respuesta a cualquiera, entre la primera señal de entrada (BN) y
la segunda señal de entrada (B), que esté siendo ajustada a un
estado, definido previamente, de señal de entrada , estando la
segunda fuente de corriente (30) acoplada a la primera línea de
señal de salida (80), sobre la transición de la primera línea de
señal de entrada (114) a la fase alta, y estando acoplada a la
segunda línea de señal de salida (82), sobre la transición de la
segunda línea de señal de entrada (116) a la fase alta.
12. El método de la reivindicación 11, donde
aproximadamente una primera mitad del direccionamiento de corriente
en el seguidor de tensión (12), es llevada a cabo empleando la
primera fuente de corriente (28), y aproximadamente una segunda
mitad del direccionamiento de corriente, es llevada a cabo empleando
la segunda fuente de corriente (30).
13. El método de la reivindicación 11, o la 12,
que comprende, además:
conectar una fuente de corriente adicional (88,
90) a cada una de las fuentes (84, 86), de los transistores primero
y segundo (24, 26) del seguidor de tensión, para impedir que los
transistores primero y segundo (24, 26) del seguidor de tensión, se
detengan en un estado alto de lógica estática.
14. El método de cualquiera de las
reivindicaciones 11 a 13, que comprende, además:
emplear terminales de fuente (84, 86), de los
transistores primero y segundo (24, 26) del seguidor de tensión,
para proporcionar las señales de salida primera y segunda (80,
82).
15. El circuito intermedio de cualquiera de las
reivindicaciones 1 a 10, donde el circuito de direccionamiento (12)
comprende una pluralidad de transistores de direccionamiento (16,
18, 20, 22) controlando, estados operacionales de los transistores
de direccionamiento (16, 18, 20, 22), el flujo de corriente a través
de los trayectos de corriente.
16. El circuito intermedio de la reivindicación
15, donde los estados operacionales de los transistores de
direccionamiento (16, 18, 20, 22), están controlados por las señales
de entrada primera y segunda (BN, B) del amplificador diferencial, y
las señales de salida primera y segunda del circuito intermedio (80,
82).
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/345,885 US6366140B1 (en) | 1999-07-01 | 1999-07-01 | High bandwidth clock buffer |
| US345885 | 1999-07-01 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| ES2223543T3 true ES2223543T3 (es) | 2005-03-01 |
Family
ID=23356932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| ES00945082T Expired - Lifetime ES2223543T3 (es) | 1999-07-01 | 2000-06-30 | Metodo y sistema de circuitos electricos, para la gestion en circuito intermedio, a alta velocidad de señales de reloj. |
Country Status (8)
| Country | Link |
|---|---|
| US (2) | US6366140B1 (es) |
| EP (1) | EP1110321B1 (es) |
| JP (1) | JP2003504911A (es) |
| AT (1) | ATE271279T1 (es) |
| DE (1) | DE60012121T2 (es) |
| DK (1) | DK1110321T3 (es) |
| ES (1) | ES2223543T3 (es) |
| WO (1) | WO2001003300A1 (es) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6518906B2 (en) * | 2000-07-25 | 2003-02-11 | Agere Systems Guardian Corp. | Use of current folding to improve the performance of a current -steered DAC operating at low supply voltage |
| US6633191B2 (en) | 2001-02-05 | 2003-10-14 | Vitesse Semiconductor Corporation | Clock buffer with DC offset suppression |
| US6788103B1 (en) * | 2002-08-06 | 2004-09-07 | Aeluros, Inc. | Activ shunt-peaked logic gates |
| JP3998553B2 (ja) * | 2002-09-30 | 2007-10-31 | Ｎｅｃエレクトロニクス株式会社 | 差動出力回路，及びそれを用いた回路 |
| US6870390B1 (en) * | 2003-09-11 | 2005-03-22 | Xilinx, Inc. | Tx line driver with common mode idle state and selectable slew rates |
| JP4075777B2 (ja) * | 2003-11-19 | 2008-04-16 | 沖電気工業株式会社 | コンパレータ回路 |
| US7355451B2 (en) * | 2004-07-23 | 2008-04-08 | Agere Systems Inc. | Common-mode shifting circuit for CML buffers |
| US8036539B2 (en) * | 2005-06-28 | 2011-10-11 | Finisar Corporation | Gigabit ethernet longwave optical transceiver module having amplified bias current |
| US7598788B2 (en) * | 2005-09-06 | 2009-10-06 | Broadcom Corporation | Current-controlled CMOS (C3MOS) fully differential integrated delay cell with variable delay and high bandwidth |
| TWI275246B (en) * | 2005-09-26 | 2007-03-01 | Univ Tsinghua | Transmitting circuit applied to input output interface |
| US7248116B2 (en) * | 2005-11-01 | 2007-07-24 | Mediatek, Inc. | Differential amplifiers |
| US7564268B2 (en) * | 2006-11-07 | 2009-07-21 | Integrated Device Technology, Inc | Low power logic output buffer |
| KR100890041B1 (ko) * | 2006-12-29 | 2009-03-25 | 주식회사 하이닉스반도체 | 반도체 소자의 클럭 버퍼 회로 |
| US20090021283A1 (en) * | 2007-07-18 | 2009-01-22 | Texas Instruments Incorporated | High speed latched comparator |
| US7612609B1 (en) * | 2008-05-19 | 2009-11-03 | National Semiconductor Corporation | Self-stabilizing differential load circuit with well controlled complex impedance |
| US7821290B2 (en) * | 2008-09-26 | 2010-10-26 | Vitesse Semiconductor Corporation | Differential voltage mode driver and digital impedance caliberation of same |
| US7750691B1 (en) * | 2008-12-20 | 2010-07-06 | Motorola, Inc. | Clock driver circuit |
| US7969189B2 (en) * | 2009-11-24 | 2011-06-28 | Linear Technology Corporation | Method and system for improved phase noise in a BiCMOS clock driver |
| US8604838B2 (en) | 2011-12-12 | 2013-12-10 | Texas Instruments Incorporated | Comparator with improved time constant |
| CN104321436A (zh) | 2011-12-30 | 2015-01-28 | 布特马斯先进生物燃料有限责任公司 | 醇类的发酵生产 |
| US10280438B2 (en) | 2014-08-11 | 2019-05-07 | Butamax Advanced Biofuels Llc | Method for the production of yeast |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2751881A1 (de) * | 1977-11-21 | 1979-05-23 | Siemens Ag | Monolithische digitale halbleiterschaltung mit mehreren bipolartransistoren |
| US4437171A (en) | 1982-01-07 | 1984-03-13 | Intel Corporation | ECL Compatible CMOS memory |
| JPS621191A (ja) * | 1985-03-11 | 1987-01-07 | Nec Ic Microcomput Syst Ltd | 信号出力回路 |
| EP0219867B1 (en) * | 1985-10-23 | 1993-12-29 | Nec Corporation | Logic circuit |
| KR890016669A (ko) | 1988-04-02 | 1989-11-29 | 미다 가쓰시게 | 반도체 집적회로 |
| JPH0271612A (ja) | 1988-09-07 | 1990-03-12 | Sumitomo Electric Ind Ltd | 改良した能動電流源を有する半導体論理回路 |
| JP3109901B2 (ja) * | 1992-03-30 | 2000-11-20 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP3539509B2 (ja) * | 1994-03-15 | 2004-07-07 | 株式会社ルネサステクノロジ | 電流切換型論理回路 |
| JPH07264042A (ja) * | 1994-03-17 | 1995-10-13 | Fujitsu Ltd | 高速インタフェース回路 |
| JP3380371B2 (ja) * | 1995-06-22 | 2003-02-24 | 三菱電機株式会社 | 広帯域増幅器 |
| US5796278A (en) * | 1996-04-26 | 1998-08-18 | Delco Electronics Corporaiton | Circuitry for controlling load current |
| JP3689197B2 (ja) | 1996-09-06 | 2005-08-31 | 三菱電機株式会社 | レベルシフト回路 |
| JPH10150333A (ja) * | 1996-11-18 | 1998-06-02 | Toshiba Corp | 電圧変換回路及び差動差分増幅器 |
-
1999
- 1999-07-01 US US09/345,885 patent/US6366140B1/en not_active Expired - Lifetime
-
2000
- 2000-06-30 DE DE60012121T patent/DE60012121T2/de not_active Expired - Lifetime
- 2000-06-30 WO PCT/US2000/018186 patent/WO2001003300A1/en active IP Right Grant
- 2000-06-30 EP EP00945082A patent/EP1110321B1/en not_active Expired - Lifetime
- 2000-06-30 DK DK00945082T patent/DK1110321T3/da active
- 2000-06-30 AT AT00945082T patent/ATE271279T1/de not_active IP Right Cessation
- 2000-06-30 ES ES00945082T patent/ES2223543T3/es not_active Expired - Lifetime
- 2000-06-30 JP JP2001508598A patent/JP2003504911A/ja active Pending
-
2002
- 2002-03-14 US US10/099,668 patent/US6462590B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| ATE271279T1 (de) | 2004-07-15 |
| JP2003504911A (ja) | 2003-02-04 |
| WO2001003300A1 (en) | 2001-01-11 |
| EP1110321A1 (en) | 2001-06-27 |
| DE60012121D1 (de) | 2004-08-19 |
| US20020101266A1 (en) | 2002-08-01 |
| DK1110321T3 (da) | 2004-11-22 |
| US6462590B2 (en) | 2002-10-08 |
| EP1110321B1 (en) | 2004-07-14 |
| US6366140B1 (en) | 2002-04-02 |
| DE60012121T2 (de) | 2005-08-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| ES2223543T3 (es) | Metodo y sistema de circuitos electricos, para la gestion en circuito intermedio, a alta velocidad de señales de reloj. | |
| KR100474561B1 (ko) | 반도체 집적회로 및 그 제어방법 | |
| EP0905902B1 (en) | Constant current cmos output driver circuit with dual gate transistor devices | |
| KR100312625B1 (ko) | 드라이버 회로 장치 | |
| JP3080062B2 (ja) | 半導体集積回路 | |
| KR101652824B1 (ko) | 와이드 전압 레인지용 출력 드라이버 | |
| US7368955B2 (en) | Current-balanced logic circuit | |
| TWI578702B (zh) | 在高電壓域中供電及從設計以用於在較低電壓域中操作之裝置中形成的電路中的數位資料處理 | |
| JPH02224436A (ja) | バス・ドライバ | |
| US5124580A (en) | BiCMOS logic gate having linearly operated load FETs | |
| US7388406B2 (en) | CML circuit devices having improved headroom | |
| JPS6236913A (ja) | Ｃｍｏｓ ｄ形フリツプフロツプ回路 | |
| US5929654A (en) | Temperature-insensitive current controlled CMOS output driver | |
| JPH0338873A (ja) | 集積回路 | |
| US20090289668A1 (en) | Output driver circuit for an integrated circuit | |
| US7212062B2 (en) | Power supply noise insensitive multiplexer | |
| US6385106B2 (en) | Synchronous type flip-flop circuit of semiconductor device | |
| US5854567A (en) | Low loss integrated circuit with reduced clock swing | |
| US6747506B1 (en) | Charge pump architecture | |
| JP3456849B2 (ja) | 信号伝送回路、信号受信回路及び送受信回路、信号伝送方法、信号受信方法及び信号送受信方法、並びに半導体集積回路及びその制御方法 | |
| US6774730B2 (en) | Power rails glitch noise insensitive charge pump | |
| US6566910B1 (en) | Low power dual trip point input buffer circuit | |
| JP3178610B2 (ja) | スタティック型ｃｍｏｓ・フリップフロップ回路 | |
| JPH09191578A (ja) | 集積回路出力バッファ | |
| US11967395B2 (en) | Buffers and multiplexers |