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Hintergrund der Erfindung
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1. Technisches
Feld der Erfindung
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Die
vorliegende Erfindung betrifft eine Schaltung zur Übertragung
von elektrischen Signalen von einem Ort zu einem anderen. Insbesondere
betrifft die vorliegende Erfindung Umsetzer, um die logischen Pegel
umzusetzen, die mit der Tätigkeit
von Komplementär-Metall-Oxid-Silikon
(CMOS) Transistoren verknüpft
sind, zu ändern
auf die logischen Pegel, die mit dem Betrieb von Emitter gekoppelter
Logik- Transistoren (ECL) verknüpft
sind.
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2. Beschreibung des Standes
der Technik
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Ein
Spannungsumsetzer wird verwendet, um die in den Umsetzer kommenden
mit einem einzelnen Eingangssignal oder einem paar von Eingangssignalen
verknüpften
Logisch High und Logisch Low Spannungspegel, auf High und Low Voltage
Pegel zu konvertieren, die mit der nachfolgenden Schaltung kompatibel
sind. Der Umsetzer muss diese elektrischen Signale in einer gewissen
Amplitude und Rate transferieren. Der Signaltransfer findet statt
zwischen den aktiven Einrichtungen, die entweder auf dem gleichen
Halbleiter basierten Chip angeordnet sind oder auf unterschiedlichen
Chips. Die Einrichtungen können
nahe aneinander angeordnet sein oder sie können sich in einem Abstand
zueinander befinden. Ein Beispiel einer proximalen Einrichtungsschnittstelle,
die eine oder mehrere Busverbindungen erfordert, ist die Verbindung
der einen gedruckten Schaltung mit einer anderen innerhalb eines
Computersystems, wie z.B. einer Busleiterplatte. Als Beispiels einer
entfernten Einrichtungsschnittstelle, die eine oder mehrere Busverbindungen
erfordert, lässt
sich die Ankopplung eines Computersystems an ein anderes anführen.
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Ein
beständiges
Ziel in allen Rechner- und Kommunikationssystemen besteht darin,
die elektrischen Signale so akkurat und schnell wie möglich transferieren
zu können.
Um dieses Ziel zu erreichen ist es wichtig, dass diese Signale in
relativ gleichförmigen
Geschwindigkeiten Amplituden und Stärken übertragen werden. Dies ist
wahrscheinlicher bei einem einzelnen Computer system, jedoch weniger, wenn
eine Vielzahl von nicht gleichförmigen
Computersystemen involviert ist.
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Es
ist wohl bekannt, dass in digitalen Systemen die Signale, die zwischen
den Einrichtungen übertragen
werden, als logic high (oder "1" oder "ON") oder als logic
low (oder "0" oder "OFF") kategorisiert werden.
Die spezielle Signalspannung, die definiert, ob ein logic high oder
low übermittelt
wird, ist abhängig
von den Halbleiterkomponenten, die die Schaltung bilden, die mit
der Übertragung
verknüpft ist.
Die gängigsten
Schaltungskonfigurationen, die zur Generierung digitaler Signale
genutzt werden, sind unter anderem CMOS, Transistor-Transistor Logik
(TTL), und ECL – insbesondere
positive Stromschienen basiertes ECL (PECL). Jede dieser Logikkonfigurationen
arbeitet unterschiedlich, was die Spannungsdifferenz zwischen einem
logic high und einem logic low betrifft.
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Für eine CMOS-Logik,
die primär
auf der Verwendung von langsameren, weniger Strom verbrauchenden
MOS-Transistoren basiert, wird ein logic low Signal im Wesentlichen
im Bereich von 0,6 Volt (V) über
eine Niederpotentialstromschiene GND entwickelt, die bei 0,0 V liegt.
Ein logic high Signal wird im Wesentlichen entwickelt im Bereich
von Vcc bis Vcc-0,6 V, wobei Vcc variieren kann zwischen 4,5 V und
5,5 V für
eine nominelle 5 V-Versorgung oder zwischen 3,0 V und 3,6 V für eine nominelle
3,3 V-Versorgung. Für
eine 3,3 V-Versorgung
muss dann die Potentialdiferenz zwischen Low und High wenigstens
2,4 V betragen, um sicherzustellen, dass der gewünschte Schaltvorgang zwischen
einem logic low und einem logic high stattfinden wird. TTL und ECL Logikkonfigurationen
basieren jedoch andererseits auf der Verwendung schnellerer bipolarer
Transistoren mit einem höheren
Stromverbrauch. Die Potentialdifferenz für einen Schaltvorgang zwischen
einem logic low und einem logic high ist signifikant geringer als
für eine
CMOS-Tätigkeit,
sie kann einen so geringen Wert wie 0,4 V aufweisen. In einer PECL-Schaltung,
die Vcc abhängig
ist, ist ein logic high Wert äquivalent
einem Potential von ungefähr
Vcc-0,8 V und ein Logic Low ist äquivalent
einem Potential von ungefähr
Vcc-1,9 V. Somit kann bei gepaarten CMOS- und nicht CMOS-Übertragungen gesehen werden,
dass die Unterschiede in den Potentialdifferenzen nicht automatisch
die Initiierung eines gewünschten
Schaltvorgangs von einem Logikpegel zu einem anderen sicherstellt.
Weiterhin können
geringere Potentialschwankungen in CMOS-Signalen nicht irgendeine Änderung
eines logischen Levels bewirken. Sie können jedoch signifikant genug
sein, eine unerwartete Änderung
in einem TTL- oder einem ECL-Logikwert zu bewirken, wenn sie zu
einem TTL oder ECL basierten System übertragen werden.
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Selbstverständlich sind
unerwartete Änderungen
in den logischen Werten nicht wünschenswert.
Sie können
signifikante Betriebsfehler verursachen. Es ist daher wichtig, einen
Logikpegelumsetzer zu schaffen, der keine exzessiven Potentialänderungen
generiert, neben denen, die dazu bestimmt sind, eine Umschaltung
des logischen Pegels zu erzielen. Dieses Problem tritt umso mehr
auf, wie die Übertragungsraten
erhöht
werden. Erhöhte Übertragungsraten
erlauben den Transfer von mehr Daten in kürzerer Zeit und sind daher
in vieler Hinsicht wünschenswert.
Jedoch wird der Zuwachs in der Übertragungsrate
oft begleitet durch einen Zuwachs an Signalrauschen. Dies bedeutet,
ein häufiger
Wechsel im Signalpegel erzeugt eine Oszillation um den stationären Wert
entsprechend dem plötzlichen
Ein- oder Ausschalten eines Transistors. Das Ausmaß der Oszillation
hängt ab
von dem speziellen verwendeten Transistorsystem als auch von der
Belastung der nachfolgenden Schaltung.
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Weil
Transistoren immer kleiner werden, um die gewünschten immer höheren Übertragungsraten zu
erzielen, werden die entsprechenden Potentialdifferenzen, die mit
ihren logischen Ausgangssignalen verknüpft sind, reduziert. Wenn CMOS-Logiksysteme
mit einer höheren
Potentialdifferenz verknüpft sind
mit bipolaren Transistor basierten Logiksystemen mit einer geringeren
Potentialdifferenz, dann kann das mit der Tätigkeit des CMOS-Systems erzeugte
Rauschen genug Potentialdifferenz generieren, um ein unerwünschtes
Schalten eines Transistors zu verursachen. Der Signalsprung der
mit dem schnellen Schalten statt findet, erzeugt oft Reflektionen
in den Übertragungsmedien.
Es ist daher wichtig, Verzerrungen zu minimieren, die mit den Signalumschaltungen
assoziiert sind. Jedoch können
Bemühungen
zur Minimierung der Verzerrungen resultieren in erhöhten Verzögerungen
der Signalweiterleitung, was ein unerwünschter Zustand in schnellen kleineren
Systemen darstellt. Es muss auch angemerkt werden, dass mit zunehmend
kleineren Einrichtungen die Auswirkungen von Fabrikationstoleranzen
auf die Signalverzerrung verstärkt
werden. Es kann daher eine Logikpegelumsetzung in einem Ausmaß erzielt
werden, wie derartige Toleranzen neutralisiert werden können, ohne
die Übertragungsraten zu
beeinträchtigen.
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CMOS
zu ECL Umsetzer sind wohlbekannt. Beispiele des Standes der Technik
umfassen Schaltungen, die gezeigt sind in dem US-Patent Nr. 5,343,093,
von Tran, US-Patent Nr. 5,311,082 von Lam und US-Patent Nr. 5,117,134
von Aso. Jede der bekannten Vorrichtungen schafft eine Einrichtung zum
Umsetzen der logischen Pegel, die mit beiden der komplementären Signale
dieses Konverters verknüpft
sind. Hierfür
unterwerfen sie beide Signale uner wünschten Verzerrungen, die während der
Signalübergänge auftreten
können.
Zusätzlich
bezieht sich der Lam-Umsetzer auf die Hochpotentialversorgungsschiene
und ist anfälliger
gegen Änderungen
in der Temperatur der Fabrikation und Vcc, die die Signalamplitude
und Übertragungsrate
beeinflussen. Die Aso-Schaltung erfordert einen zusätzlichen Schaltungszweig,
um Gleichtakteffekte einzustellen, die mit den MOS-Pegelpotentialen
assoziiert sind. Ein zusätzlicher
Zweig wie dieser erhöht
die Größe des Konverters,
womit dies ein unerwünschter
Vorschlag ist, wenn kleinere Einrichtungen wichtig sind.
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Es
wird daher ein Logikpegelumsetzer benötigt, der MOS-Pegelsignale
in ECL-Pegelsignale umsetzen kann, mit einer minimalen Weiterleitungsverzögerung und
geringer Verzerrung. Was ebenfalls benötigt wird ist ein Logikpegelumsetzer,
der relativ unabhängig
von Temperaturfabrikationen und Vcc-Schwankungen ist. Was weiterhin
benötigt
wird, ist ein Logikpegelumsetzer, der relativ einfach herzustellen
ist und keinen zusätzlichen
Raum für
die Schaltungskomponenten erfordert.
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Zusammenfassung
der Erfindung
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Es
ist Ziel der vorliegenden Erfindung, einen Logikpegelumsetzer zu
schaffen, der MOS-Pegelsignale
in ECL-Pegelsignale umsetzen kann, mit einer minimalen Weiterleitungsverzögerung in
geringer Verzerrung. Es ist ebenfalls Ziel der vorliegenden Erfindung,
einen derartigen Logikpegelumsetzer zu schaffen, der relativ unabhängig von
Temperaturfabrikationstoleranzen und Vcc-Abweichungen ist. Ein anderes
Ziel der vorliegenden Erfindung besteht darin einen Logikpegelumsetzer
zu schaffen, der relativ einfach herzustellen ist und der keinen
exzessiven Chipraum benötigt.
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Diese
und andere Vorteile werden erzielt durch die vorliegende Erfindung,
indem einer oder beide Ausgänge
des Konverters als festes Referenzsignal verwendet werden. Das bedeutet,
ein Ausgangskonverter verbleibt auf einem festgesetzten Potential,
das vorzugsweise in der Mitte der ECL-Potentialdifferenz liegt.
Der andere Ausgang des Konverters wird mit der Schaltung derart
gekoppelt, dass dessen Potentialschwingungen um das Potential schwingen,
welches mit dem festgelegten Referenzsignalausgang assoziiert ist.
Der Ausgang, der für das
Schaltpotential vorgesehen ist, wird mit einem ersten Umsetzerzweig
gekoppelt, der wiederum mit einem Eingang gekoppelt ist, der das
schaltende CMOS-Potentialpegelsignal auf den Umsetzer der vorliegenden
Erfindung weiterleitet. Der festgelegte Referenzausgang wird nicht
mit dem Eingang gekoppelt. Stattdessen wird er mit einem zweiten
Umsetzerzweig gekoppelt zwischen den zwei Elementen, die an einem
auszuwählenden
festen Pegel ein relativ stabiles Potential bereitstellen. Der zweite
Umsetzerzweig enthält
einen ersten Spannungsabfallabschnitt und einen zweiten Spannungsabfallabschnitt, wobei
der festgelegte Referenzknoten zwischen beiden Abschnitten angeschlossen
ist. Die mit den beiden Spannungsabfallabschnitten verbundenen Spannungsabfälle des
zweiten Umsetzerzweiges können
symmetrisch sein oder auch nicht.
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Um
sicherzustellen, dass die Ausgangssignale zwischen geeigneten Potentialen
entsprechend dem Signalpegel an dem Eingang des Umsetzers schalten,
enthält
der erste Umsetzerzweig einen ersten Schaltungsabschnitt zur Einstellung
des Schaltpotentials des Ausgangssignals über der festgelegten Referenzspannung
und einen zweiten Schaltungsabschnitt zur Einstellung des Schaltpotentials des
Ausgangssignals unterhalb der festgelegten Referenzspannung. Der
erste Schaltungsabschnitt enthält
einen ersten eingangsregulierten Schalter, der mit der Hochpotentialschiene
Vcc gekoppelt ist und parallel geschaltet ist mit einem ersten Spannungsabfallelement,
das ebenfalls mit Vcc gekoppelt ist. Diese parallelen Komponenten
sind seriell mit einem zweiten Spannungsabfallelement verschaltet.
Der zweite Schaltungsabschnitt enthält einen zweiten eingangsregulierten
Schalter, der mit der Niederpotentialschiene GND verbunden ist und
der parallel mit einem dritten Spannungsabfallelement verschaltet ist,
welches ebenfalls mit GND verbunden ist. Diese parallelen Komponenten
sind seriell mit einem vierten Spannungsabfallelement geschaltet.
Der Schaltausgangsknoten des Umsetzers ist zwischen dem zweiten
Spannungsabfallelement und dem vierten Spannungsabfallelement angeschlossen.
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Der
Umsetzer der vorliegenden Erfindung ist vorzugsweise dazu konzipiert,
dass der Strom durch den ersten Zweig den Strom durch den zweiten Zweig
spiegelt. Auf diese Weise wird den Stromabweichungen, verursacht
durch Temperatur-, Fabrikations- und/oder Vcc-Änderungen, in beiden Zweigen begegnet.
Während
somit eine Stromänderung
in dem Zweig, der mit dem Referenzausgang verbunden ist, eine Variation
in der Spannung des Ausgangs erzeugen kann, wird die gleiche Art
von Stromänderung
eine ähnliche
Modifikation in dem wechselnden Potential des Schaltausgangs erzeugen.
Die Potentialdifferenz wird daher die gleiche in einem geeigneten
ECL-Rahmen bleiben. Selbstverständlich
kann diese Technik auf andere Umsetzer angewandt werden, die andere
erforderliche Potentialdifferenzen haben.
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Die
Stromspiegelung, die mit den beiden Umsetzerzweigen verknüpft ist,
wird vorzugsweise erzielt, indem die Charakteristiken der entsprechenden
Spannungsabfallkomponenten, die mit jedem Zweig verknüpft sind,
aneinander angepasst werden. Speziell passt der Abfall, der mit
dem zweiten Spannungsabfallelement des ersten Umsetzerzweiges verknüpft ist,
zu dem Abfall, der mit dem ersten Spannungsabfallabschnitt des zweiten
Umsetzerzweiges verknüpft
ist. Dies trifft zu für
relative logisch High Pegeldifferenzen dahingehend, dass, wenn der
erste Schalter aktiviert ist, der Ausgang des ersten Zweiges sich
auf einem Potential entsprechend einem logischen High befindet,
relativ zu der Spannung, die mit dem festen Referenzausgang verbunden
ist. In gleicher Weise entspricht der Abfall, der mit dem vierten
Potentialabfallelement des ersten Umsetzerzweiges verknüpft ist,
dem Abfall, der mit dem zweiten Potentialabfallabschnitt des zweiten
Umsetzerzweiges verknüpft
ist. Dies trifft zu für
relative logisch Low Pegeldifferenzen, dahingehend, dass, wenn der zweite
Schalter aktiviert ist, der Ausgang des ersten Zweiges sich auf
einem Potential, entsprechend einem logisch Low befindet, relativ
zu dem Potential, das mit dem festen Referenzausgang assoziiert
ist.
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Die
ersten und zweiten Schalter des ersten Zweiges sind vorzugsweise
gebildet aus einem Inverter, der im Wesentlichen die einzige verzögernde Komponente
in dem Umsetzer der vorliegenden Erfindung ist. Im Endeffekt werden
die Umsetzungen der Logikpegel erzielt mit einem Verzögerungsgatter. Die
für einen
logischen Pegelumsetzer mögliche
kürzeste
Verzögerung
und die Spiegelung des Designs der Potentialabfallkomponenten in
den entsprechenden Zweigen resultiert in einer minimalen Weiterleitungsverzögerung,
einem sehr geringen Versatz für Low
to High und High to Low Übergänge und
minimalen Pulsbreitenverzerrungen. Beide Zweige teilen sich alle
Potentialabweichungen, die durch Fabrikationsabweichungen, Temperaturabweichungen und/oder
Vcc-Variationen verursacht sein könnten in gleicher Weise, wie
die gewünschte
Potentialdifferenz im Wesentlichen konstant bleibt.
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Diese
und andere Vorteile der vorliegenden Erfindung werden ersichtlich
beim Lesen der nachfolgenden detaillierten Beschreibung, der beigefügten Zeichnungen
und der beigefügten
Ansprüche.
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Kurze Beschreibung
der Zeichnungen
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1 zeigt
ein vereinfachtes Blockdiagramm des Logikpegelumsetzers der vorliegenden Erfindung.
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2 zeigt
eine vereinfachte schematische Darstellung eines bevorzugten Designs
des Logikpegelumsetzers der vorliegenden Erfindung.
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3 zeigt
eine graphische Funktion, die die Schaltcharakteristiken des Logikpegelumsetzers
der vorliegenden Erfindung aus 2 zeigt.
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Beschreibung
des bevorzugten Ausführungsbeispiels
der Erfindung
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Ein
schneller versatzfreier Logikpegelumsetzer 10 der vorliegenden
Erfindung ist in vereinfachter Form in 1 dargestellt.
Der Umsetzer 10 ist dazu konzipiert, ein einzelnes Schaltsignal
am Eingangsknoten IN von einem Potential, das mit CMOS-Logikpegeln
assoziiert ist, in ein Paar von Ausgangssignalen an den Ausgängen OUT
und OUTb umzuwandeln, das sich auf Potentialen befinden, die mit ECL-Logikpegeln
verknüpft
sind. Es wird in Erwägung
gezogen, dass die Potentiale, die mit OUT und OUTb assoziiert sind,
von dem Umsetzer 10 auf Pegel gebracht werden, die andere
sind, als die mit ECL verknüpften,
jedoch nicht auf Gunning Transceiver Logic (GTL) begrenzt sind.
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Der
Umsetzer 10 der vorliegenden Erfindung enthält einen
ersten Umsetzerzweig 20 und zweiten Umsetzerzweig 30,
wobei der Ausgangsknoten OUTb mit dem ersten Umsetzerzweig 20 und
der Ausgangsknoten OUT mit dem zweiten Umsetzerzweig 30 verbunden
sind. Es muss festgestellt werden, dass der Eingangsknoten IN lediglich
mit dem ersten Umsetzerzweig 20 verbunden ist und daher
lediglich die Tätigkeit
dieses Zweiges steuert. Andererseits ist der zweite Zweig 30 nicht
mit dem Schalteingang verbunden. Darüber hinaus ist der zweite Zweig 30 nicht
mit dem ersten Zweig 20 verbunden und so agiert der Zweig 30 vollkommen
unabhängig
von dem Signal bei IN. Als Resultat verbleibt das Potential am Knoten
OUT festgelegt auf einem wählbaren Pegel,
der definiert ist durch die Abfälle,
assoziiert mit den Komponenten des Zweiges 30.
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Um
sicherzustellen, dass nach dem ECL basierten Schaltkreis eine geeignete
Signaldifferenz an den Ausgängen
OUT und OUTb anliegt, enthält
der erste Umsetzerzweig 20 eine erste Schaltkomponente 21,
ein erstes Potentialabfallelement 22, ein zweites Potentialabfallelement 23,
eine zweite Schaltkomponente 24, ein drittes Potentialabfallelement 25 und
ein viertes Potentialabfallelement 26. Der Ausgangsknoten
OUTb ist angeschlossen zwischen den Elementen 23 und 26 am
Knoten A angeschlossen, wobei das Potential am Knoten A das Potential
am Aus gang OUTb definiert. Der Eingangsknoten IN ist verbunden mit
den Schaltkomponenten 21 und 24, so dass das am
Eingang IN anliegende CMOS-Pegelsignal definiert, welche der Schaltkomponenten 21 und 24 aktiv
ist.
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Weiterhin
mit Bezug auf 1 hat die Schaltkomponente 21 einen
Hochpotentialknoten der mit der Hochpotentialstromversorgungsschiene
Vcc gekoppelt ist und einen Niederpoentialknoten, der mit einem
Hochpotentialknoten des zweiten Potentialabfallelements 23 verbunden
ist. Das erste Potentialabfallelement 22 ist parallel geschaltet
mit der Schaltkomponente 21, so dass es einen Hochpotentialknoten
hat, der mit der Hochpotentialstromversorgungsschiene Vcc verbunden
ist und einen Niederpoentialknoten, der mit dem Hochpotentialknoten
des zweiten Potentialabfallelements 23 verbunden ist. Wenn die
Schaltkomponente 21 durch das Signal bei IN aktiviert wird,
schließt
es das Element 22 kurz, so dass das Potential am Knoten
A im Wesentlichen dem Potential von Vcc minus dem Potentialabfall
entspricht, der mit dem Element 23 verknüpft ist.
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An
dem anderen Ende des ersten Umsetzerzweiges 20 hat die
Schaltkomponente 24 einen Niederpotentialknoten, der mit
der Niederpotentialschiene GND verbunden ist und einen Hochpotentialknoten,
der mit einem Niederpotentialknoten des vierten Potentialabfallelements 26 verbunden
ist. Das dritte Potentialabfallelement 25 ist parallel
geschaltet mit der Schaltkomponente 24, so dass es einen
Niederpotentialknoten hat, der mit der Niederpotentialversorgungsschiene
GND verbunden ist und einen Hochpotentialknoten, der mit dem Niederpotentialknoten
des vierten Spannungsabfallelements 26 verbunden ist. Wenn
die Schaltkomponente 24 durch das Signal bei IN aktiviert
wird, schließt
es das Element 25 kurz, so dass das Potential am Knoten
A im Wesentlichen dem Potential von GND plus dem Potentialabfall
entspricht, der mit dem Element 26 assoziiert ist. Selbstverständlich ist
der Umsetzer 10 so ausgebildet, dass die Schaltkomponenten 21 und 24 nicht
gleichzeitig aktiv sind.
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Wie
es in 1 gezeigt ist, ist der zweite Umsetzerzweig 30 eine
relativ einfache Unterschaltung. Sie enthält ein erstes Potentialabfallelement 31 und
ein zweites Potentialabfallelement 32. Das erste Potentialabfallelement 31 hat
einen Hochpotentialknoten, der mit Vcc verbunden ist und einen Niederpotentialknoten,
der mit einem Hochpotentialknoten des zweiten Potentialabfallelements 32 verbunden ist.
Das zweite Potentialabfallelement 32 hat einen Niederpotentialknoten,
der mit GND verbunden ist. Der Ausgangsknoten OUT ist angeschlossen
zwischen den Elementen 31 und 32 am Knoten B,
wobei das Potential am Knoten B das Potential bei OUT definiert.
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Die
elektrischen Charakteristiken der Elemente 31 und 32 werden
vorzugsweise so gewählt, dass
sie das festgelegte Potential am Knoten B definieren, welches vorzugsweise
in der Mitte des Potentialbereichs liegt, der mit den Logikpegeln
für die nachfolgende
Schaltung assoziiert ist. Die Ähnlichkeit
der Elemente dieser Komponente der beiden getrennten Zweige des
Umsetzers 10, die hier mit Bezug auf 2 zu
beschreiben sind, stellt eine Spiegelung des Stromes durch jeden
Zweig sicher. Dieses Merkmal zusätzlich
zur Zentrierung der Signale zwischen den Potentialen, die mit Vcc
und GND verknüpft
sind, beseitigt oder minimiert die Effekte von Fabrikationsabweichungen,
und Temperatur- und/oder Vcc-Abweichungen.
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Ein
bevorzugtes detallliertes Design des erfindungsgemäßen schnellen
Umsetzers 10 mit geringem Versatz ist in 2 gezeigt.
Der erste Umsetzerzweig 20 des bevorzugten Designs des
Umsetzers 10 enthält
einen Inverter, der aus Transistoren M1 und M2 gebildet ist, wobei
M1 ein PMOS-Transistor ist, der der Schaltkomponente 21 von 1 entspricht
und M2 ein NMOS-Transistor ist, der der Schaltkomponente 24 von 1 entspricht.
Der Eingangsknoten IN ist verbunden mit den Gattern der Transistoren
M1 und M2 derart, dass ein Logisch High bei IN den Transistor M1
ausschaltet und den Transistor M2 ein. Entsprechend schaltet ein
Logisch Low bei IN M1 ein und M2 aus. Der erste Zweig 20 enthält als Elemente 22 Widerstände R1 und
R2, die parallel mit M1 geschaltet sind, so dass der Zweig 20 leitend
verbleibt, wenn M1 ausgeschaltet ist. Wenn M1 eingeschaltet ist,
werden die Widerstände
R1 und R2 kurzgeschlossen. In gleicher Weise sind Widerstände R3 und
R4 entsprechend zum Element 25 parallel mit M2 geschaltet,
so dass der Zweig 20 leitend verbleibt, wenn M2 ausgeschaltet
ist. Entsprechend, wenn M2 eingeschaltet ist, werden die Widerstände R3 und
R4 kurzgeschlossen. Der Transistor M1 hat seine Source und Masse
mit Vcc verbunden. Der Transistor M2 hat seine Source und Masse
mit GND verbunden.
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Die
Schlüsselkomponenten
des Zweiges 20 in 2 enthalten
einen diodenverdrahteten bipolaren Transistor Q1 entsprechend dem
zweiten Abfallelement 23 und ein serielles Paar von diodenverdrahteten
Transistoren Q2 und Q3 als Set korrespondierend zu dem vierten Abfallelement 26.
Der Transistor Q1 hat seine Basis und den Kollektor mit der Drain von
M1 verbunden und dem Niederpotentialknoten von R2, und sein Emitter
ist mit dem Knoten von A verbunden. Der Emitter des Transistors
Q3 ist mit der Drain von M2 verbunden und dem Hochpotential knoten
R3, und sein Kollektor und seine Basis sind mit dem Emitter von
Q2 verbunden. Der Transistor Q2 hat seine Basis und seinen Kollektor
mit dem Knoten A verbunden. Es soll klargestellt sein, dass jede
Art von Potentialabfallelementen verwendet werden kann, um die Elemente 23 und 26 zu
bilden, einschließend
aber nicht begrenzt auf ein oder mehrere Widerstände oder ein oder mehrere Dioden.
Jedoch wurde festgestellt, dass diodenverdrahtete bipolare Transistoren
die Art von Betriebssicherheit bieten, die in einer Einrichtung
hoher Geschwindigkeit und geringem Versatzes wünschenswert ist. Es soll verdeutlicht
werden, dass das Element 26 aus einem einzelnen bipolaren
Transistor gebildet sein kann, falls das zu übertragende Signal symmetrisch
um das Potentialzentrum zwischen den Potentialen bei Vcc und GND
geschaltet werden soll.
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Weiterhin
mit Bezug auf 2 enthält der festgelegte Referenzzweig 30 einen
diodenverdrahteten bipolaren Transistor Q4 und einen Widerstand R5,
die in Serie geschaltet als Potentialabfallelement 31 agieren.
Der Zweig 30 enthält
ebenfalls einen Widerstand R6 und die in Serie geschalteten diodenverdrahteten
bipolaren Transistoren Q5 und Q6, welche Schaltung das Potentialabfallelement 32 bildet.
Die Basis und der Kollektor von Q4 sind mit Vcc verbunden und sein
Emitter ist mit dem Hochpotentialknoten von R5 verbunden. Der Niederpotentialknoten
von R5 ist mit dem Knoten B verbunden. Der Emitter von Q6 ist mit
GND verbunden und seine Basis und Kollektor sind mit dem Emitter
von Q5 verbunden. Die Basis und der Kollektor von Q5 sind mit dem
Niederpotentialknoten des Widerstandes R6 verbunden. Ein Hochpotentialknoten
von R6 ist mit B verbunden. Es ist festzustellen, dass die Transistoren
Q1 und Q4 äquivalent
ausgebildet sind, und dass die Transistoren Q2–Q3 und Q5–Q6 äquivalent ausgebildet sind. Wie
vorher schon angedeutet, isolieren diese Äquivalenz und der Bezug auf
ein zentriertes Potential zwischen Vcc und GND den Umsetzer 10 gegenüber Abweichungen,
die die erwünschten
Logikpegeldifferenzen ändern
könnten.
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Der
Umsetzer 10 von 2 funktioniert wie folgt. Der
Knoten B verbleibt bei einem festen Potential äquivalent dem Potential bei
GND plus den Abfällen über R6,
Q5 und Q6 unabhängig
von dem Signalpotential entweder bei IN oder am Knoten A. Ein logic high
bei IN schaltet M1 aus und M2 ein. Wenn M1 ausgeschaltet und M2
eingeschaltet ist, fließt
der Strom im Zweig 20 durch R1, R2, Q1, Q2 und Q3 zu GND.
Das Potential am Knoten A ist daher das Potential bei GND plus den
Abfällen über Q2 und
Q3. Das Potential des Signals bei OUT überschreitet dabei das Potential
des Signals bei OUTb um den Abfall über R6, die alle äquivalent
sind. Ein Schaltvorgang in dem Signal bei IN von logic high auf
logic low schaltet M2 aus und M1 ein.
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Wenn
M2 ausgeschaltet und M1 eingeschaltet ist, läuft der Strom im Zweig 20 durch
Q1, Q2, Q3, R3 und R4 zu GND. Das Potential am Knoten A entspricht
daher dem Potential bei GND plus den Abfällen über Q2, Q3, R3 und R4. Das
Potential des Signals bei OUTb überschreitet
dabei das Potential des Signals bei OUT um den Abfall über R3 und
R4 bis R6. Es ist daher notwendig, sicherzustellen, dass der Potentialabfall,
der assoziiert ist mit dem Widerstand R3 plus dem Widerstand R4,
ausreichend abweicht von dem Potential, das assoziiert ist mit dem
Widerstand R6 um eine adäquate
ECL-Pegelübersetzung sicherzustellen.
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Es
ist festzustellen, dass die Anordnung der unterschiedlichen Komponenten
des bevorzugten Designs der Erfindung, wie es in 2 gezeigt
ist, modifiziert werden kann, ohne von der grundlegenden Funktionsweise
der Erfindung abzuweichen. Insbesondere kann der Transistor Q1 direkt
mit Vcc verbunden sein, wobei sein Niederpotentialknoten mit dem
Hochpotentialknoten der Komponente umfassend den Transistor M1 parallel
geschaltet mit den Widerständen
R1 und R2 verbunden ist. In ähnlicher Weise
können
die Transistoren Q2 und Q3 in Serie direkt mit GND verbunden sein,
wobei der Hochpotentialknoten dieses Satzes von zwei diodenverdrahteten
Transistoren mit der Sektion umfassend den Transistor M2 parallel
mit den Widerständen
R3 und R4 verbunden ist. Darüber
hinaus kann die Positionierung von Q4 und R5 umgestellt werden,
wie auch die Positionierung der Einrichtungen R6, Q5 und Q6 des
Umsetzers 30. Es ist auch zu sehen, dass die Zweige 20 und 30 ihre
Position ändern
können
relativ zueinander, vorausgesetzt dass das Eingangssignal bei IN
mit dem Zweig verbunden ist, der die Schaltkomponenten aufweist,
die mit den Transistoren M1 und M2 verknüpft sind.
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Während das
bevorzugte Ausführungsbeispiel
der Erfindung dargestellt in 2 die Verwendung
von bipolaren Transistoren und Widerständen umfasst, kann der Vorteil
einfacher CMOS-Fabrikationsschritte
verwendet werden, um einen ähnlichen Umsetzer
zu schaffen. Insbesondere können
Dioden verbundene MOS-Transistoren verwendet werden, statt der bipolaren
Transistoren, und Langkanaltransistoren anstelle der Widerstände.
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3 zeigt
eine Darstellung des Vorteils bei der Verwendung des Umsetzers 20 aus 2.
Insbesondere zeigt die Linie 40 des dargstellten Wellendiagramms
das CMOS-Pegelsignal, das am Eingang IN für ein 3,3 V-System zugeführt wird.
Die Linie 50 zeigt das Potential, das mit dem festen Referenzausgang
des Zweiges 30 am Knoten B assoziiert ist, der mit dem
Ausgang OUT verbunden ist. Schließlich zeigt die Linie 60 das
Potential, das mit dem Schaltreferenzausgang des Zweiges 20 am
Knoten A assoziiert ist, welcher mit dem Ausgang OUTb verbun den ist.
Es kann mittels der Linie 50 gesehen werden, dass das Potential
bei OUT festgelegt verbleibt und versetzt zur Mitte innerhalb des
CMOS-Bereichs von ungefähr
0,0 V –3,15
V bei ungefähr
1,9 V. Dieser Wert ist definiert durch die Abfälle über R6, Q5 und Q6, von denen
jeder ungefähr
0,6 V beträgt.
Das Schaltsignal bei IN bewirkt eine Inversion des Signals bei OUTb,
das im Wesentlichen zentriert ist um den 1,9 V-Pegel des festgelegten
Signals bei OUT. Insbesondere mit Bezug auf das Beispiel, das in 3 gezeigt
ist, betreffend den Umsetzer 10 der 2, resultiert
ein logic low bei IN in einem Potential von ungefähr 2,4 V
bei OUTb, entsprechend dem Potential bei GND plus der Abfälle über Q2,
Q3, R3 und R4, die jeweils einen Potentialabfall von ungefähr 0,6 V
aufweisen. Ein logic low bei IN resultiert in einem Potential von
ungefähr
1,3 V bei OUTb entsprechend dem Potential bei GND plus den Abfallen über Q2 und
Q3. Somit kann für
das bezeichnete Beispiel der vorliegenden Erfindung ein voll schwingender
CMOS-Eingang umgesetzt werden in eine Ausgangspegeldifferenz von
ungefähr
0,6 V. Diese Differenz liegt gut über dem bevorzugten Minimum
von 0,4 V für ECL-Systeme.
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Zusammenfassend
bewirkt der Umsetzer 10 eine CMOS zu ECL-Umsetzung, in
der das Potential des Knotens OUTb mit Bezug auf den festgelegten Referenzknoten
OUT geändert
wird. Um eine Pulsbreitenverzerrung zu vermeiden, ist der schwingende Knoten
OUTb vorzugsweise um das Referenzpotential zentriert. Der Umsetzer 10 ist
konzipiert, über
Vcc zu folgen und Änderungen
so schnell wie möglich
zu verarbeiten. Insbesondere definieren Q1 und die gepaarte Kombination
von Q2 und Q3 die maximale Auslenkung am Knoten OUTb. Der Strom,
der mit dem Zweig assoziiert ist, der diese Komponenten enthält, wird
gespiegelt in dem Referenzzweig 30 derart, dass Änderungen
in den Charakteristiken dieser Komponenten durch den Referenzzweig 30 gespiegelt
werden. Die Transistoren M1 und M2 bilden einen CMOS-Umsetzer, der
effektiv die Top- und Bodenwiderstandspaare R1-R2 und R3-R4 kurzschließt, um das
Potential bei OUTb über
das Potential OUT zu bewegen. Der Strom wird in dem Zweig 20 immer
aufrecht erhalten, um einen Basisantrieb für die nächste Schaltung zu schaffen,
die mit dem Umsetzer 10 verbunden ist und um Ladungs-/Entladungseffekte
bei den diodenverdrahteten bipolaren Transistoren zu minimieren.
Es ist festzustellen, dass die optionalen Widerstände R7 und
R8 verwendet werden können,
um es dem Umsetzer 10 erlauben zu floaten, wenn er nicht
eingeschaltet ist.
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Während die
Erfindung mit Bezug auf bestimmte Ausführungsbeispiele beschrieben
worden ist, ist es beabsichtigt, alle Modifikationen der Äquivalente
innerhalb des Schutzbereichs der nachfolgenden Ansprüche abzudecken.