JPH03263688A - アドレス遷移検出回路 - Google Patents
アドレス遷移検出回路Info
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- JPH03263688A JPH03263688A JP2267671A JP26767190A JPH03263688A JP H03263688 A JPH03263688 A JP H03263688A JP 2267671 A JP2267671 A JP 2267671A JP 26767190 A JP26767190 A JP 26767190A JP H03263688 A JPH03263688 A JP H03263688A
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- 230000007704 transition Effects 0.000 title claims abstract description 131
- 238000001514 detection method Methods 0.000 title claims abstract description 120
- 239000004065 semiconductor Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体メモリデバイス等に適用されるアドレ
ス遷移検出回路に関するものである。
ス遷移検出回路に関するものである。
従来の技術
近年、半導体メモリデバイスの低消費電力化と、データ
の読出し動作等の高速化を図るために、半導体メモリデ
バイス内に、アドレス信号の遷移を検出するためのアド
レス遷移検出回路を組込むことが多い。
の読出し動作等の高速化を図るために、半導体メモリデ
バイス内に、アドレス信号の遷移を検出するためのアド
レス遷移検出回路を組込むことが多い。
第３図は従来のアドレス遷移検出回路を示すものである
。
。
第３図において、アドレス信号が供給されるアドレス信
号入力線１には、第１の遷移検出回路２と、第２の遷移
検出回路３と、アドレス選択手段４とが接続されている
。第１．第２の遷移検出回路２，３の出力信号はＮＡＮ
Ｄゲート５に入力され、ＮＡＮＤゲート５の出力端子か
らアドレス遷移検出パルス信号が出力される。
号入力線１には、第１の遷移検出回路２と、第２の遷移
検出回路３と、アドレス選択手段４とが接続されている
。第１．第２の遷移検出回路２，３の出力信号はＮＡＮ
Ｄゲート５に入力され、ＮＡＮＤゲート５の出力端子か
らアドレス遷移検出パルス信号が出力される。
第１の遷移検出回路２は、アドレス信号のローレベルか
らハイレベルへの遷移を検出する。アドレス信号入力線
１に２段のインバータ６．７が直列に接続され、２段目
のインバータ７の出力端子に、３段目のインバータ８と
検出開始信号線９が接続されている。３段目のインバー
タ８の出力信号は、遅延回路１０．検出終了信号線１１
を介して、ＮＡＮＤゲート１２の一方の入力端子に供給
される。検出開始信号線９の信号はＮＡＮＤゲート１２
の他方の入力端子に供給される。ＮＡＮＤゲート１２の
出力信号は出力信号線１３を介してＮＡＮＤゲート５の
一方の入力端子に供給される。
らハイレベルへの遷移を検出する。アドレス信号入力線
１に２段のインバータ６．７が直列に接続され、２段目
のインバータ７の出力端子に、３段目のインバータ８と
検出開始信号線９が接続されている。３段目のインバー
タ８の出力信号は、遅延回路１０．検出終了信号線１１
を介して、ＮＡＮＤゲート１２の一方の入力端子に供給
される。検出開始信号線９の信号はＮＡＮＤゲート１２
の他方の入力端子に供給される。ＮＡＮＤゲート１２の
出力信号は出力信号線１３を介してＮＡＮＤゲート５の
一方の入力端子に供給される。
第２の遷移検出回路３は、アドレス信号のハイレベルか
らローレベルへの遷移を検出する。アドレス信号入力線
１に１段目のインバータ１４が接続され、その出力端子
に２段目のインバータ１５と検出開始信号線１６か接続
されている。検出開始信号線１６の信号はＮＡＮＤゲー
ト１７の一方の入力端子に供給される。２段目のインバ
ータ１５の出力信号は、遅延回路１８および検出終了信
号線１９を介してＮＡＮＤゲート１７のもう一方の入力
端子に供給される。ＮＡＮＤゲート１７の出力信号は出
力信号線２０を介してＮＡＮＤゲート５の他方の入力端
子に供給される。ＮＡＮＤゲート５の出力信号線２１に
、アドレス遷移検出パルス信号が出力される。
らローレベルへの遷移を検出する。アドレス信号入力線
１に１段目のインバータ１４が接続され、その出力端子
に２段目のインバータ１５と検出開始信号線１６か接続
されている。検出開始信号線１６の信号はＮＡＮＤゲー
ト１７の一方の入力端子に供給される。２段目のインバ
ータ１５の出力信号は、遅延回路１８および検出終了信
号線１９を介してＮＡＮＤゲート１７のもう一方の入力
端子に供給される。ＮＡＮＤゲート１７の出力信号は出
力信号線２０を介してＮＡＮＤゲート５の他方の入力端
子に供給される。ＮＡＮＤゲート５の出力信号線２１に
、アドレス遷移検出パルス信号が出力される。
アドレス選択手段４は、アドレス信号に応答してアドレ
ス選択信号を出力する。アドレス信号入力線１にインバ
ータ２２が接続され、インバータ２２の出力端子にアド
レス選択回路２３が接続され、出力信号線２４にアドレ
ス選択信号が出力される。
ス選択信号を出力する。アドレス信号入力線１にインバ
ータ２２が接続され、インバータ２２の出力端子にアド
レス選択回路２３が接続され、出力信号線２４にアドレ
ス選択信号が出力される。
ここで、第１．第２の遷移検出回路２，３、アドレス選
択手段４の初段のインノく一タ６．１４゜２２について
は、それらの入力スイッチング電圧Ｖｅ 、 Ｖ１４＋
Ｖ２２が等しくなるように設定されいる。
択手段４の初段のインノく一タ６．１４゜２２について
は、それらの入力スイッチング電圧Ｖｅ 、 Ｖ１４＋
Ｖ２２が等しくなるように設定されいる。
第４図は、第３図のアドレス遷移検出回路の各部の電圧
波形を示すタイミングチャートである。
波形を示すタイミングチャートである。
第４図（ａ）のアドレス信号の電圧波形においては、イ
ンバータ６．１４．２２の入力スイッチング電圧Ｖ６
、 ＶＩ４＋ Ｖ２２を総称して■５で示している。
ンバータ６．１４．２２の入力スイッチング電圧Ｖ６
、 ＶＩ４＋ Ｖ２２を総称して■５で示している。
以下、第４図を参照しながら、第３図のアドレス遷移検
出回路の動作を説明する。
出回路の動作を説明する。
まず、アドレス信号がローレベルからノ＼イレヘルに遷
移するときは、第１の遷移検出回路２が有効となる。ア
ドレス信号のレベルがローレベルから徐々に上昇し、イ
ンバータ６の入カスイ・ソチング電圧Ｖ、、に達すると
、検出開始信号線９の信号がローレベルから１１イレベ
ルに反転する。このタイミングでは、遅延回路１０の作
用により、検出終了信号線１１の信号はまだノ＼イレベ
ルの状態にある。このため、ＮＡＮＤゲート１２の出力
信号はハイレベルからローレベルに変化する。その後、
遅延回路１０による遅延時間だけ遅れて検出終了信号１
１１の信号がハイレベルからローレベルに変化すると、
その時点でＮＡＮＤゲート１２の出力信号がローレベル
からハイレベルへ変化する。その結果、ＮＡＮＤゲート
１２の出力信号線１３には、第４図（ｂ）に示すように
、アドレス信号のローレベルからハイレベルへの遷移を
検出したパルス信号が出力される。
移するときは、第１の遷移検出回路２が有効となる。ア
ドレス信号のレベルがローレベルから徐々に上昇し、イ
ンバータ６の入カスイ・ソチング電圧Ｖ、、に達すると
、検出開始信号線９の信号がローレベルから１１イレベ
ルに反転する。このタイミングでは、遅延回路１０の作
用により、検出終了信号線１１の信号はまだノ＼イレベ
ルの状態にある。このため、ＮＡＮＤゲート１２の出力
信号はハイレベルからローレベルに変化する。その後、
遅延回路１０による遅延時間だけ遅れて検出終了信号１
１１の信号がハイレベルからローレベルに変化すると、
その時点でＮＡＮＤゲート１２の出力信号がローレベル
からハイレベルへ変化する。その結果、ＮＡＮＤゲート
１２の出力信号線１３には、第４図（ｂ）に示すように
、アドレス信号のローレベルからハイレベルへの遷移を
検出したパルス信号が出力される。
なお、第１の遷移検出回路２は、アドレス信号がハイレ
ベルからローレベルへ変化する際にはパルス信号を出力
しない。
ベルからローレベルへ変化する際にはパルス信号を出力
しない。
次に、アドレス信号がハイレベルからローレベルに遷移
するときは、第２の遷移検出回路が有効となる。アドレ
ス信号のレベルがハイレベルから徐々に下降し、インバ
ータ１４の入力スイッチング電圧Ｖ５に達すると、検出
開始信号線１６の信号がローレベルからハイレベルに反
転する。このタイミングでは、遅延回路１８の作用によ
り、検出終了信号ｖＡ１９の信号はまだハイレベルの状
態にある。このため、ＮＡＮＤゲート１７の出力信号は
、ハイレベルからローレベルに変化する。その後、遅延
回路１８による遅延時間だけ遅れて検出終了信号線１９
の信号がハイレベルからローレベルへ変化すると、その
時点でＮＡＮＤゲート１７の出力信号がローレベルから
ハイレベルへ変化する。その結果、ＮＡＮＤゲート１７
の出力信号線２０には、第４図（Ｃ）に示すように、ア
ドレス信号のハイレベルからローレベルへの遷移を検出
したパルス信号が出力される。
するときは、第２の遷移検出回路が有効となる。アドレ
ス信号のレベルがハイレベルから徐々に下降し、インバ
ータ１４の入力スイッチング電圧Ｖ５に達すると、検出
開始信号線１６の信号がローレベルからハイレベルに反
転する。このタイミングでは、遅延回路１８の作用によ
り、検出終了信号ｖＡ１９の信号はまだハイレベルの状
態にある。このため、ＮＡＮＤゲート１７の出力信号は
、ハイレベルからローレベルに変化する。その後、遅延
回路１８による遅延時間だけ遅れて検出終了信号線１９
の信号がハイレベルからローレベルへ変化すると、その
時点でＮＡＮＤゲート１７の出力信号がローレベルから
ハイレベルへ変化する。その結果、ＮＡＮＤゲート１７
の出力信号線２０には、第４図（Ｃ）に示すように、ア
ドレス信号のハイレベルからローレベルへの遷移を検出
したパルス信号が出力される。
なお、第２の遷移検出回路３は、アドレス信号がローレ
ベルからハイレベルへ変化する際にはパルス信号を出力
しない。
ベルからハイレベルへ変化する際にはパルス信号を出力
しない。
以上のようにして、第１．第２の遷移検出回路２．３か
ら出力されるパルス信号を、出力信号線１３．２０を介
してＮＡＮＤゲート５に供給し、論理演算を行なう。そ
の結果第４図（ｄ）に示すように、出力信号線２１に、
アドレス信号がローレベルからハイレベルへ遷移する際
、およびアドレス信号がハイレベルからローレベルへ遷
移する際に、それぞれハイレヘＪＬとなるアドレス遷移
検出パルス信号を発生させることができる。
ら出力されるパルス信号を、出力信号線１３．２０を介
してＮＡＮＤゲート５に供給し、論理演算を行なう。そ
の結果第４図（ｄ）に示すように、出力信号線２１に、
アドレス信号がローレベルからハイレベルへ遷移する際
、およびアドレス信号がハイレベルからローレベルへ遷
移する際に、それぞれハイレヘＪＬとなるアドレス遷移
検出パルス信号を発生させることができる。
一方、アドレス選択手段４は、アドレス信号の遷移を検
出してアドレス選択信号を発生する。すなわち、アドレ
ス信号のレベルがローレベルから徐々に上昇し、インバ
ータ２２の入力スイッチング電圧Ｖ５に達すると、アド
レス選択回路２３の出力信号がローレベルからハイレベ
ルに反転し、逆に、アドレス信号のレベルがハイレベル
から徐々に下降し、インバータ２２の入力スイッチング
電圧ｖｓに達すると、アドレス選択回路２３の出力信号
がハイレベルからローレベルに反転する。
出してアドレス選択信号を発生する。すなわち、アドレ
ス信号のレベルがローレベルから徐々に上昇し、インバ
ータ２２の入力スイッチング電圧Ｖ５に達すると、アド
レス選択回路２３の出力信号がローレベルからハイレベ
ルに反転し、逆に、アドレス信号のレベルがハイレベル
から徐々に下降し、インバータ２２の入力スイッチング
電圧ｖｓに達すると、アドレス選択回路２３の出力信号
がハイレベルからローレベルに反転する。
その結果、第４図（ｅ）に示すように、アドレス信号が
ハイレベルの期間、ハイレベルを維持するアドレス選択
信号が、アドレス選択信号線２４に出力される。
ハイレベルの期間、ハイレベルを維持するアドレス選択
信号が、アドレス選択信号線２４に出力される。
このようにして得られたアドレス遷移検出パルス〈第４
図（ｄ）〉を、アドレス選択信号（第４図（ｅ））と同
期して、たとえば半導体メモリデバイス内の各種の回路
に供給することにより、それらの回路のプリチャージ動
作やリセット動作が可能になる。
図（ｄ）〉を、アドレス選択信号（第４図（ｅ））と同
期して、たとえば半導体メモリデバイス内の各種の回路
に供給することにより、それらの回路のプリチャージ動
作やリセット動作が可能になる。
発明が解決しようとする課題
第３図に示した従来のアドレス遷移検出回路においては
、インバータ６．１４．２２の入力スイッチング電圧Ｖ
６ 、 ＶＨ２，Ｖ２２が等しくなるように設定されて
いるが、厳密にはわずかなばらつきをもっている。この
ため、アドレス信号レベルが、入力スイッチング電圧Ｖ
ｓ 、 ＶＩ４． Ｖ２２の近傍で緩やかに変化した場
合、特にアドレス信号レベルが、遅延回路１０．１８に
よる遅延時間を越えて緩やかに変化した場合に、ＮＡＮ
Ｄゲート５の出力信号線２１に出力されるアドレス遷移
検出パルス信号と、アドレス選択手段４の出力信号線２
４に出力されるアドレス選択信号の変化のタイミングと
にずれが生じ、両信号が同期しなくなることがある。こ
のような状態で、アドレス信号検出パルス信号とアドレ
ス選択信号を各種の回路に供給した場合、これらの回路
のプリチャージ動作やリセット動作が不充分になり、誤
動作を招くという問題がある。
、インバータ６．１４．２２の入力スイッチング電圧Ｖ
６ 、 ＶＨ２，Ｖ２２が等しくなるように設定されて
いるが、厳密にはわずかなばらつきをもっている。この
ため、アドレス信号レベルが、入力スイッチング電圧Ｖ
ｓ 、 ＶＩ４． Ｖ２２の近傍で緩やかに変化した場
合、特にアドレス信号レベルが、遅延回路１０．１８に
よる遅延時間を越えて緩やかに変化した場合に、ＮＡＮ
Ｄゲート５の出力信号線２１に出力されるアドレス遷移
検出パルス信号と、アドレス選択手段４の出力信号線２
４に出力されるアドレス選択信号の変化のタイミングと
にずれが生じ、両信号が同期しなくなることがある。こ
のような状態で、アドレス信号検出パルス信号とアドレ
ス選択信号を各種の回路に供給した場合、これらの回路
のプリチャージ動作やリセット動作が不充分になり、誤
動作を招くという問題がある。
本発明はこのような問題を解決するアドレス遷移検出回
路を提供するものである。
路を提供するものである。
本発明の第１の目的は、アドレス信号の遷移に対して安
定したアドレス遷移検出パルス信号を得ることのできる
アドレス遷移検出回路を提供することにある。
定したアドレス遷移検出パルス信号を得ることのできる
アドレス遷移検出回路を提供することにある。
本発明の第２の目的は、アドレス選択信号に対して正確
に同期したアドレス遷移検出パルス信号を得ることので
きるアドレス遷移検出回路を提供することにある。
に同期したアドレス遷移検出パルス信号を得ることので
きるアドレス遷移検出回路を提供することにある。
課題を解決するための手段
本発明のアドレス°遷移検出回路は、アドレス信号の遷
移開始を検出して遷移開始信号を出力する遷移開始検知
回路と、アドレス信号の遷移終了を検出して遷移終了信
号を出力する遷移終了検知回路とを備え、前記遷移開始
検知回路のアドレス信号に対する入力スイッチング電圧
と前記遷移終了検知回路のアドレス信号に対する入力ス
イッチング電圧とを異ならせるように構成したものであ
る。
移開始を検出して遷移開始信号を出力する遷移開始検知
回路と、アドレス信号の遷移終了を検出して遷移終了信
号を出力する遷移終了検知回路とを備え、前記遷移開始
検知回路のアドレス信号に対する入力スイッチング電圧
と前記遷移終了検知回路のアドレス信号に対する入力ス
イッチング電圧とを異ならせるように構成したものであ
る。
また更に、本発明のアドレス遷移検出回路は、アドレス
信号によってアドレスを選択するアドレス選択手段をも
備え、このアドレス選択手段のアドレス信号対する入力
スイッチング電圧を、前記遷移開始検知回路のアドレス
信号に対する入力スイッチング電圧と前記遷移終了検知
回路のアドレス信号に対する入力スイッチング電圧との
間に設定したものである。
信号によってアドレスを選択するアドレス選択手段をも
備え、このアドレス選択手段のアドレス信号対する入力
スイッチング電圧を、前記遷移開始検知回路のアドレス
信号に対する入力スイッチング電圧と前記遷移終了検知
回路のアドレス信号に対する入力スイッチング電圧との
間に設定したものである。
作用
本発明においては、遷移開始検知回路のアドレス信号に
対する入力スイッチング電圧と遷移終了検知回路のアド
レス信号に対する入力スイッチング電圧とを異ならせる
ように構成したので、アドレス信号レベルが緩やかに変
化した場合にも、充分なパルス幅で安定したタイミング
のアドレス遷移検出パルス信号が得られる。
対する入力スイッチング電圧と遷移終了検知回路のアド
レス信号に対する入力スイッチング電圧とを異ならせる
ように構成したので、アドレス信号レベルが緩やかに変
化した場合にも、充分なパルス幅で安定したタイミング
のアドレス遷移検出パルス信号が得られる。
また、アドレス信号に対する入力スイッチング電圧が、
前記遷移開始検知回路のアドレス信号に対する入力スイ
ッチング電圧と前記遷移終了検知回路のアドレス信号に
対する入力スイッチング電圧との間に設定されたアドレ
ス選択手段を設けることにより、アドレス選択信号に対
して、正確に同期しかつ充分なパルス幅を持つアドレス
遷移検出パルス信号が得られる。
前記遷移開始検知回路のアドレス信号に対する入力スイ
ッチング電圧と前記遷移終了検知回路のアドレス信号に
対する入力スイッチング電圧との間に設定されたアドレ
ス選択手段を設けることにより、アドレス選択信号に対
して、正確に同期しかつ充分なパルス幅を持つアドレス
遷移検出パルス信号が得られる。
実施例
以下、本発明の一実施例におけるアドレス遷移検出回路
につき、第１図、第２図とともに説明する。
につき、第１図、第２図とともに説明する。
第１図において、アドレス信号が供給されるアドレス信
号入力線２５に、インバータ２６，２７．２８が接続さ
れている。これらのインバータ２６，２７゜２８の各入
力スイッチング電圧Ｖ２６． Ｖ２７． Ｖ２８は、 ｖ２６〉Ｖ２８〉ｖ２７ の関係となるように設定されている。
号入力線２５に、インバータ２６，２７．２８が接続さ
れている。これらのインバータ２６，２７゜２８の各入
力スイッチング電圧Ｖ２６． Ｖ２７． Ｖ２８は、 ｖ２６〉Ｖ２８〉ｖ２７ の関係となるように設定されている。
インバータ２６の出力端子にはインバータ２９および第
２検出開始信号線３ｏが接続されている。第２検出開始
信号＆１１３０は、第２のＮＡＮＤゲート３１の一方の
入力端子に接続されている。
２検出開始信号線３ｏが接続されている。第２検出開始
信号＆１１３０は、第２のＮＡＮＤゲート３１の一方の
入力端子に接続されている。
インバータ２９の出力信号は、インバータ３２゜第１の
遅延回路３３．第１検出終了信号線３４を介して第１の
ＮＡＮＤゲート３５の一方の入力端子に接続されている
。第１のＮＡＮＤゲート３５の出力信号は、第１のアド
レス遷移検出信号として、出力信号線３を介して第３の
ＮＡＮＤゲート３７の一方の入力端子に供給される。
遅延回路３３．第１検出終了信号線３４を介して第１の
ＮＡＮＤゲート３５の一方の入力端子に接続されている
。第１のＮＡＮＤゲート３５の出力信号は、第１のアド
レス遷移検出信号として、出力信号線３を介して第３の
ＮＡＮＤゲート３７の一方の入力端子に供給される。
一方、インバータ２７の出力端子にはインバータ３８が
接続されている。インバータ３８の出力端子には第１検
出開始信号線３９と第２の遅延回路４０が接続されてい
る。第１検出開始信号線３９は、第１のＮＡＮＤゲート
３５の他方の入力端子に接続されている。第２の遅延回
路４０の出力信号は、第２検出終了信号線４１を介して
第２のＮＡＮＤゲート３１の他方の入力端子に供給され
る。第２のＮＡＮＤゲート３１の出力信号は、第２のア
ドレス遷移検出信号として、出力信号線４２を介して第
３のＮＡＮＤゲート３７の他方の入力端子に供給される
。第３のＮＡＮＤゲート３７の出力信号線４３には、ア
ドレス遷移検出パルス信号が出力される。
接続されている。インバータ３８の出力端子には第１検
出開始信号線３９と第２の遅延回路４０が接続されてい
る。第１検出開始信号線３９は、第１のＮＡＮＤゲート
３５の他方の入力端子に接続されている。第２の遅延回
路４０の出力信号は、第２検出終了信号線４１を介して
第２のＮＡＮＤゲート３１の他方の入力端子に供給され
る。第２のＮＡＮＤゲート３１の出力信号は、第２のア
ドレス遷移検出信号として、出力信号線４２を介して第
３のＮＡＮＤゲート３７の他方の入力端子に供給される
。第３のＮＡＮＤゲート３７の出力信号線４３には、ア
ドレス遷移検出パルス信号が出力される。
更に、インバータ２８の出力端子にはアドレス選択回路
４４が接続され、その出力信号線４５からアドレス選択
信号が出力される。これらのインバータ２８とアドレス
選択回路４４によって、アドレス選択手段４６が構成さ
れている。
４４が接続され、その出力信号線４５からアドレス選択
信号が出力される。これらのインバータ２８とアドレス
選択回路４４によって、アドレス選択手段４６が構成さ
れている。
第２図は、第１図のアドレス遷移検出回路の各部の電圧
波形を示すタイミングチャートである。
波形を示すタイミングチャートである。
以下、第２図を参照しながら、第１図のアドレス遷移検
出回路の動作を説明する。
出回路の動作を説明する。
アドレス信号がローレベルからハイレベルに遷移すると
きは、アドレス信号のレヘルがローレベルから徐々に上
昇し、インバータ２７の入力スイッチング電圧Ｖ２７に
達したときに、第１検出開始信号線３９の信号がローレ
ベルからハイレベルに変化する。続いて、アドレス信号
レベルがインバータ２８の入力スイッチング電圧Ｖ２８
に達すると、アドレス選択回路４４の出力信号がローレ
ベルからハイレベルに変化する。更にアドレス信号レベ
ルが上昇し、アドレス信号がインバータ２６の入力スイ
ッチング電圧Ｖ２６に達すると、第１検出終了信号線３
４の信号が、インバータ２９゜３２および第１の遅延回
路３３で決まる時間だけ遅れてハイレベルからローレベ
ルへ変化する。ここで、第１のＮＡＮＤゲート３５の入
力信号に着目すると、第１検出開始信号線３９の信号が
ローレベルからハイレベ／Ｌに変化した時点では、第１
検出終了信号線３４の信号は、まだハイレベルの状態に
ある。このため、第１のＮＡＮＤゲート３５の出力信号
は、ハイレベルからローレベルに変化する。そして、一
定時間経過後に第１検出終了信号線３４の信号がハイレ
ベルからローレベルに変化すると、その時点で第１のＮ
ＡＮＤゲート３５の出力信号がローレベルからハイレベ
ルに変化する。その結果、第１のＮＡＮＤゲート３５の
出力信号線３６には、第２図（ｂ）に示すような第１の
アドレス遷移検出信号が出力される。なお、この第１の
アドレス遷移検出信号のパルス幅は、インバータ２６．
２７の入力スイッチング電圧Ｖ２６゜Ｖ２７の電位差、
第１の遅延回路３３の遅延時間、アドレス信号の変化の
速さ（第２図（ａ）の傾斜の度合）等によって決まる。
きは、アドレス信号のレヘルがローレベルから徐々に上
昇し、インバータ２７の入力スイッチング電圧Ｖ２７に
達したときに、第１検出開始信号線３９の信号がローレ
ベルからハイレベルに変化する。続いて、アドレス信号
レベルがインバータ２８の入力スイッチング電圧Ｖ２８
に達すると、アドレス選択回路４４の出力信号がローレ
ベルからハイレベルに変化する。更にアドレス信号レベ
ルが上昇し、アドレス信号がインバータ２６の入力スイ
ッチング電圧Ｖ２６に達すると、第１検出終了信号線３
４の信号が、インバータ２９゜３２および第１の遅延回
路３３で決まる時間だけ遅れてハイレベルからローレベ
ルへ変化する。ここで、第１のＮＡＮＤゲート３５の入
力信号に着目すると、第１検出開始信号線３９の信号が
ローレベルからハイレベ／Ｌに変化した時点では、第１
検出終了信号線３４の信号は、まだハイレベルの状態に
ある。このため、第１のＮＡＮＤゲート３５の出力信号
は、ハイレベルからローレベルに変化する。そして、一
定時間経過後に第１検出終了信号線３４の信号がハイレ
ベルからローレベルに変化すると、その時点で第１のＮ
ＡＮＤゲート３５の出力信号がローレベルからハイレベ
ルに変化する。その結果、第１のＮＡＮＤゲート３５の
出力信号線３６には、第２図（ｂ）に示すような第１の
アドレス遷移検出信号が出力される。なお、この第１の
アドレス遷移検出信号のパルス幅は、インバータ２６．
２７の入力スイッチング電圧Ｖ２６゜Ｖ２７の電位差、
第１の遅延回路３３の遅延時間、アドレス信号の変化の
速さ（第２図（ａ）の傾斜の度合）等によって決まる。
したがって、入力スイッチング電圧Ｖ２Ｇ、 Ｖ２７の
電位差や第１の遅延回路３３の遅延時間を適切に設定す
ることによって充分なパルス幅を持つアドレス遷移検出
信号を得ることができる。しかも、アドレス選択手段４
６のインバータ２８の入力スイッチング電圧Ｖ２Ｂが、
アドレス遷移検出用の２つのインバータ２６．２７の入
力スイッチング電圧Ｖ２Ｇ、 Ｖ２１の間の電圧に設定
されているから、第２図（ｅ）に示すように、アドレス
選択信号がローレベルからハイレヘルヘ変化するタイミ
ングは、必ず第２図（ｂ）に示す第１のアドレス遷移検
出信号のパルス幅内に位置する。このため両信号を正確
に同期させることができる。
電位差や第１の遅延回路３３の遅延時間を適切に設定す
ることによって充分なパルス幅を持つアドレス遷移検出
信号を得ることができる。しかも、アドレス選択手段４
６のインバータ２８の入力スイッチング電圧Ｖ２Ｂが、
アドレス遷移検出用の２つのインバータ２６．２７の入
力スイッチング電圧Ｖ２Ｇ、 Ｖ２１の間の電圧に設定
されているから、第２図（ｅ）に示すように、アドレス
選択信号がローレベルからハイレヘルヘ変化するタイミ
ングは、必ず第２図（ｂ）に示す第１のアドレス遷移検
出信号のパルス幅内に位置する。このため両信号を正確
に同期させることができる。
次に、アドレス信号がハイレベルからローレベルに遷移
するときは、アドレス信号のレベルがハイレベルから徐
々に下降し、インバータ２６の入力スイッチング電圧Ｖ
２Ｇに達したときに、第２検出開始信号［３０の信号が
ローレベルからハイレベルに変化する。続いて、アドレ
ス信号がインバーク２８の入力スイッチング電圧Ｖ２８
に達すると、アドレス選択回路４４の出力信号がハイレ
ベルからローレベルに変化する。更にアドレス信号レベ
ルが下がり、アドレス信号がインバータ２７の入力スイ
ッチング電圧Ｖ２７に達すると、第２検出終了信号線４
１の信号は、インバータ３８、第２の遅延回路４０で決
まる時間だけ遅れてハイレベルからローレベルへ変化す
る。ここで、第２のＮＡＮＤゲート３１の入力信号に着
目すると、第２検出開始信号線３０の信号がローレベル
からハイレベルに変化した時点では、第２検出終了信号
線４１の信号はまだハイレベルの状態にある。このため
、第２のＮＡＮＤゲート３１の出力信号は、ハイレベル
からローレベルに変化する。そして、一定時間経過後に
第２検出終了信号線４１の信号がハイレベルからローレ
ベルに変化すると、その時点で第２のＮＡＮＤゲート３
１の出力信号がローレベルからハイレベルに変化する。
するときは、アドレス信号のレベルがハイレベルから徐
々に下降し、インバータ２６の入力スイッチング電圧Ｖ
２Ｇに達したときに、第２検出開始信号［３０の信号が
ローレベルからハイレベルに変化する。続いて、アドレ
ス信号がインバーク２８の入力スイッチング電圧Ｖ２８
に達すると、アドレス選択回路４４の出力信号がハイレ
ベルからローレベルに変化する。更にアドレス信号レベ
ルが下がり、アドレス信号がインバータ２７の入力スイ
ッチング電圧Ｖ２７に達すると、第２検出終了信号線４
１の信号は、インバータ３８、第２の遅延回路４０で決
まる時間だけ遅れてハイレベルからローレベルへ変化す
る。ここで、第２のＮＡＮＤゲート３１の入力信号に着
目すると、第２検出開始信号線３０の信号がローレベル
からハイレベルに変化した時点では、第２検出終了信号
線４１の信号はまだハイレベルの状態にある。このため
、第２のＮＡＮＤゲート３１の出力信号は、ハイレベル
からローレベルに変化する。そして、一定時間経過後に
第２検出終了信号線４１の信号がハイレベルからローレ
ベルに変化すると、その時点で第２のＮＡＮＤゲート３
１の出力信号がローレベルからハイレベルに変化する。
その結果、第２のＮＡＮＤゲート３１の出力信号線４２
には、第２図（Ｃ）に示すような第２のアドレス遷移検
出信号が出力される。なお、この第２のアドレス遷移検
出信号のパルス幅も、インバータ２６゜２７の入力スイ
ッチング電圧ｖ２６＋Ｖ２７の電位差、第２の遅延回路
４０の遅延時間、アドレス信号の変化の速さによって決
まる。したがって、入力スイッチング電圧Ｖ２６． Ｖ
２７の電位差や第２の遅延回路４０の遅延時間を適切に
設定することによって、充分なパルス幅をもつアドレス
遷移検出信号を得ることがてきる。しかも、この場合に
も、アドレス選択手段４６のインバータ２８の入力スイ
ッチング電圧Ｖ２Ｂが、アドレス遷移検出用の２つのイ
ンバータ２６．２７の入力スイッチング電圧Ｖ２Ｇ、
Ｖ２７の間の電圧に設定されているから、第２図（ｅ）
に示すように、アドレス選択信号がハイレベルからロー
レベルへ変化するタイミングは、必ず第２図（Ｃ）に示
す第２のアドレス遷移検出信号のパルス幅内に位置する
。このため、アドレス信号のハイレベルからローレベル
への遷移時にも、両信号を正確に同期させることができ
る。
には、第２図（Ｃ）に示すような第２のアドレス遷移検
出信号が出力される。なお、この第２のアドレス遷移検
出信号のパルス幅も、インバータ２６゜２７の入力スイ
ッチング電圧ｖ２６＋Ｖ２７の電位差、第２の遅延回路
４０の遅延時間、アドレス信号の変化の速さによって決
まる。したがって、入力スイッチング電圧Ｖ２６． Ｖ
２７の電位差や第２の遅延回路４０の遅延時間を適切に
設定することによって、充分なパルス幅をもつアドレス
遷移検出信号を得ることがてきる。しかも、この場合に
も、アドレス選択手段４６のインバータ２８の入力スイ
ッチング電圧Ｖ２Ｂが、アドレス遷移検出用の２つのイ
ンバータ２６．２７の入力スイッチング電圧Ｖ２Ｇ、
Ｖ２７の間の電圧に設定されているから、第２図（ｅ）
に示すように、アドレス選択信号がハイレベルからロー
レベルへ変化するタイミングは、必ず第２図（Ｃ）に示
す第２のアドレス遷移検出信号のパルス幅内に位置する
。このため、アドレス信号のハイレベルからローレベル
への遷移時にも、両信号を正確に同期させることができ
る。
以上のようにして第１．第２のＮＡＮＤゲート３４．３
１から出力される第１．第２のアドレス遷移検出信号を
第３のＮＡＮＤゲート３７に供給し、論理演算を行う。
１から出力される第１．第２のアドレス遷移検出信号を
第３のＮＡＮＤゲート３７に供給し、論理演算を行う。
その結果、第２図（ｄ）に示すように、出力信号線４３
に、アドレス信号がローレベルからハイレベルへ遷移す
る際、およびアドレス信号がハイレベルからローレベル
へ遷移する際に、それぞれハイレベルとなるアドレス遷
移検出パルス信号を発生させることができる。
に、アドレス信号がローレベルからハイレベルへ遷移す
る際、およびアドレス信号がハイレベルからローレベル
へ遷移する際に、それぞれハイレベルとなるアドレス遷
移検出パルス信号を発生させることができる。
以上のように、第１図、第２図に示す実施例によれば、
アドレス遷移の開始を検出する回路の入力スイッチング
電圧とアドレス遷移の終了を検出する回路の入力スイッ
チング電圧とを異ならせているため、アドレス信号レベ
ルが遅延回路による遅延時間を越えて緩やかに変化した
場合でも、その緩やかな変化に応して遷移の開始と終了
を確実に検出することができる。
アドレス遷移の開始を検出する回路の入力スイッチング
電圧とアドレス遷移の終了を検出する回路の入力スイッ
チング電圧とを異ならせているため、アドレス信号レベ
ルが遅延回路による遅延時間を越えて緩やかに変化した
場合でも、その緩やかな変化に応して遷移の開始と終了
を確実に検出することができる。
しかも、第１図、第２図に示す実施例によれば、°アド
レス選択手段４６の入力スイッチング電圧Ｖ２８が、ア
ドレス遷移の開始を検出する回路の入力スイッチング電
圧と、アドレス遷移の終了を検出する回路の入力スイッ
チング電圧の間の電圧に設定されている。このため、ア
ドレス信号レベルが緩やかに変化した場合にも、アドレ
ス選択信号に対して正確に同期したアドレス遷移検出パ
ルス信号得ることができる。その結果、これら２つの信
号を半導体メモリデバイス内の各種回路に加えることに
より、安定で、しかも充分なプリチャージ動作やリセッ
ト動作を行うことができる。
レス選択手段４６の入力スイッチング電圧Ｖ２８が、ア
ドレス遷移の開始を検出する回路の入力スイッチング電
圧と、アドレス遷移の終了を検出する回路の入力スイッ
チング電圧の間の電圧に設定されている。このため、ア
ドレス信号レベルが緩やかに変化した場合にも、アドレ
ス選択信号に対して正確に同期したアドレス遷移検出パ
ルス信号得ることができる。その結果、これら２つの信
号を半導体メモリデバイス内の各種回路に加えることに
より、安定で、しかも充分なプリチャージ動作やリセッ
ト動作を行うことができる。
なお、第１図、第２図の実施例においては、アドレス信
号入力線２５にアドレス選択手段４６を接続した例を示
したが、アドレス選択手段４６を設けない場合でも、第
３のＮＡＮＤゲート３７がら安定でパルス幅の広いアド
レス遷移検出パルス信号を得ることができることは言う
までもない。
号入力線２５にアドレス選択手段４６を接続した例を示
したが、アドレス選択手段４６を設けない場合でも、第
３のＮＡＮＤゲート３７がら安定でパルス幅の広いアド
レス遷移検出パルス信号を得ることができることは言う
までもない。
発明の効果
以上のように本発明にかかるアドレス遷移検出回路によ
れば、遷移開始検知回路のアドレス信号に対する入力ス
イッチング電圧と遷移終了検知回路のアドレス信号に対
する入力スイッチング電圧とを異ならせるように構成し
たので、アドレス信号レベルが各入力素子の入力スイッ
チング電圧の近傍で緩やかに変化しても、半導体メモリ
デバイス等の内部回路に対して安定して使用できるパル
ス幅の広いアドレス遷移検出回路スが得られるという効
果を奏する。
れば、遷移開始検知回路のアドレス信号に対する入力ス
イッチング電圧と遷移終了検知回路のアドレス信号に対
する入力スイッチング電圧とを異ならせるように構成し
たので、アドレス信号レベルが各入力素子の入力スイッ
チング電圧の近傍で緩やかに変化しても、半導体メモリ
デバイス等の内部回路に対して安定して使用できるパル
ス幅の広いアドレス遷移検出回路スが得られるという効
果を奏する。
また、アドレス信号に対する入力スイッチング電圧が、
遷移開始検知回路のアドレス信号に対する入力スイッチ
ング電圧と遷移終了検知回路のアドレス信号に対する入
力スイッチング電圧との間に設定されたアドレス選択手
段を設けることにより、アドレス選択信号に対して、正
確に同期しかつ充分なパルス幅を持つアドレス遷移検出
パルス信号が得られるという効果を奏する。
遷移開始検知回路のアドレス信号に対する入力スイッチ
ング電圧と遷移終了検知回路のアドレス信号に対する入
力スイッチング電圧との間に設定されたアドレス選択手
段を設けることにより、アドレス選択信号に対して、正
確に同期しかつ充分なパルス幅を持つアドレス遷移検出
パルス信号が得られるという効果を奏する。
第１図は本発明の一実施例におけるアドレス遷移検出回
路を示す回路図、第２図は第１図の各部の電圧波形を示
すタイミングチャート、第３図は従来のアドレス遷移検
出回路を示す回路図、第４図は第３図の各部の電圧波形
を示すタイミングチャートである。 ２５・・・・・・アドレス信号入力線、２６．２９．３
２゜２７．３８．２８・・・・・・第１．第２．第３．
第４゜第５．第６のインバータ、３３・・・・・・第１
の遅延回路、３５．３１．３７・・・・・・第１．第２
．第３のＮ Ａ、 Ｎ Ｄゲート、４０・・・・・・第
２の遅延回路、４４・・・・・・アドレス選択回路、４
６・・・・・・アドレス選択手段。
路を示す回路図、第２図は第１図の各部の電圧波形を示
すタイミングチャート、第３図は従来のアドレス遷移検
出回路を示す回路図、第４図は第３図の各部の電圧波形
を示すタイミングチャートである。 ２５・・・・・・アドレス信号入力線、２６．２９．３
２゜２７．３８．２８・・・・・・第１．第２．第３．
第４゜第５．第６のインバータ、３３・・・・・・第１
の遅延回路、３５．３１．３７・・・・・・第１．第２
．第３のＮ Ａ、 Ｎ Ｄゲート、４０・・・・・・第
２の遅延回路、４４・・・・・・アドレス選択回路、４
６・・・・・・アドレス選択手段。
Claims (4)
- （１）アドレス信号の遷移開始を検出して遷移開始信号
を出力する遷移開始検知回路と、前記アドレス信号の遷
移終了を検出して遷移終了信号を出力する遷移終了検知
回路とを備え、 前記遷移開始検知回路のアドレス信号に対する入力スイ
ッチング電圧と前記遷移終了検知回路のアドレス信号に
対する入力スイッチング電圧とを異ならせたことを特徴
とするアドレス遷移検出回路。 - （２）アドレス信号が供給されるアドレス信号入力線と
、 前記アドレス信号入力線に対して直列に接続された第１
、第２、第３のインバータおよび第１の遅延回路からな
る第１の回路群と、 前記アドレス信号入力線に対して直列に接続されかつ前
記第１の回路群に対して並列に接続された第４、第５の
インバータおよび第２の遅延回路からなる第２の回路群
と、 前記第１、第５のインバータからアドレス遷移開始信号
を出力する手段と、 前記第１、第２の遅延回路からアドレス遷移終了信号を
出力する手段とを備え、 前記第１、第４のインバータの前記アドレス信号に対す
る入力スイッチング電圧を互いに異ならせたことを特徴
とするアドレス遷移検出回路。 - （３）アドレス信号の遷移開始を検出して遷移開始信号
を出力する遷移開始検知回路と、 前記アドレス信号の遷移終了を検出して遷移終了信号を
出力する遷移終了検知回路と、 前記アドレス信号によってアドレスを選択するアドレス
選択手段とを備え、 前記アドレス選択手段の前記アドレス信号に対する入力
スイッチング電圧を、前記遷移開始検知回路の前記アド
レス信号に対する入力スイッチング電圧と前記遷移終了
検知回路の前記アドレス信号に対する入力スイッチング
電圧との間の電圧に設定したことを特徴とするアドレス
遷移検出回路。 - （４）アドレス信号が供給されるアドレス信号入力線と
、 前記アドレス信号入力線に対して直列に接続された第１
、第２、第３のインバータおよび第１の遅延回路からな
る第１の回路群と、 前記アドレス信号入力線に対して直列に接続されかつ前
記第１の回路群に対して並列に接続された第４、第５の
インバータおよび第２の遅延回路からなる第２の回路群
と、 前記第１、第５のインバータからアドレス遷移開始信号
を出力する手段と、 前記第１、第２の遅延回路からアドレス遷移終了信号を
出力する手段と、 前記アドレス信号入力線に対して直列に接続されかつ前
記第１、第２の回路群に対して並列に接続された第６の
インバータおよびアドレス選択回路からなるアドレス選
択手段とを備え、前記第６のインバータの前記アドレス
信号に対する入力スイッチング電圧を、前記第１のイン
バータの前記アドレス信号に対する入力スイッチング電
圧と前記第４のインバータの前記アドレス信号に対する
入力スイッチング電圧との間の電圧に設定したことを特
徴とするアドレス遷移検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-271387 | 1989-10-18 | ||
| JP27138789 | 1989-10-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03263688A true JPH03263688A (ja) | 1991-11-25 |
| JP2532740B2 JP2532740B2 (ja) | 1996-09-11 |
Family
ID=17499363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2267671A Expired - Lifetime JP2532740B2 (ja) | 1989-10-18 | 1990-10-04 | アドレス遷移検出回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5072131A (ja) |
| JP (1) | JP2532740B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5644546A (en) * | 1992-09-11 | 1997-07-01 | Fujitsu Limited | MOS static RAM with improved soft error resistance; high-level supply voltage drop detection circuit and complementary signal transition detection circuit for the same; and semiconductor device with improved intersignal time margin |
| US6037815A (en) * | 1996-05-24 | 2000-03-14 | Nec Corporation | Pulse generating circuit having address transition detecting circuit |
| CN103514934A (zh) * | 2013-10-15 | 2014-01-15 | 中国科学院微电子研究所 | 地址转变信号探测电路 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4139117C1 (ja) * | 1991-11-28 | 1993-06-09 | Texas Instruments Deutschland Gmbh, 8050 Freising, De | |
| DE69319454T2 (de) * | 1992-01-21 | 1999-01-28 | Sgs Thomson Microelectronics | Verbesserung der Impulse auf einer Signalleitung von integrierten Schaltungen |
| JP3217498B2 (ja) * | 1992-10-29 | 2001-10-09 | 富士通株式会社 | 半導体集積回路装置 |
| US5323360A (en) * | 1993-05-03 | 1994-06-21 | Motorola Inc. | Localized ATD summation for a memory |
| US5519666A (en) * | 1994-11-30 | 1996-05-21 | Texas Instruments Incorporated | Apparatus and method for an address transition detector |
| US5970022A (en) * | 1997-03-21 | 1999-10-19 | Winbond Electronics Corporation | Semiconductor memory device with reduced read disturbance |
| US6285627B1 (en) * | 2000-04-25 | 2001-09-04 | Advanced Micro Devices, Inc. | Address transition detector architecture for a high density flash memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127293A (ja) * | 1983-01-10 | 1984-07-23 | Toshiba Corp | メモリ素子の信号変化検出回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL7315904A (nl) * | 1973-11-21 | 1975-05-23 | Philips Nv | Inrichting voor omzetting van een analoog en een binair signaal. |
| ZA805412B (en) * | 1979-09-14 | 1981-08-26 | Plessey Overseas | Zero-crossing comparators with threshold validation |
| US4342965A (en) * | 1980-09-22 | 1982-08-03 | Baldwin Johnny E | Waveform instability detector |
| JPS57115022A (en) * | 1981-01-08 | 1982-07-17 | Fuji Xerox Co Ltd | Detecting circuit for zero cross point |
| JPS5963821A (ja) * | 1982-10-04 | 1984-04-11 | Toshiba Corp | トランジシヨンデイテクタ回路 |
-
1990
- 1990-10-04 JP JP2267671A patent/JP2532740B2/ja not_active Expired - Lifetime
- 1990-10-12 US US07/596,915 patent/US5072131A/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59127293A (ja) * | 1983-01-10 | 1984-07-23 | Toshiba Corp | メモリ素子の信号変化検出回路 |
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| CN103514934A (zh) * | 2013-10-15 | 2014-01-15 | 中国科学院微电子研究所 | 地址转变信号探测电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2532740B2 (ja) | 1996-09-11 |
| US5072131A (en) | 1991-12-10 |
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