KR0164244B1 - 버퍼 회로 및 이것을 사용한 액정 디스플레이 장치 - Google Patents

버퍼 회로 및 이것을 사용한 액정 디스플레이 장치 Download PDF

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사또오 후미오
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Abstract

본 발명은 입력 신호의 유효한 전압 범위가 넓은 입력 선택 회로 부착 버퍼회로 및 이것을 구비한 액정 디스플레이 장치를 제공하는 것을 목적으로 하고, 버퍼 회로의 구성은 2종류의 도전형의 소스·플로워를 통해 입력 신호를 전환하고, 그 최소한 한쪽의 선택된 입력 신호의 전위에 의해 어느 한쪽의 소스·플로워를 통해 선택된 입력 신호의 전위가 볼테이지 플로워를 구성하는 차동 증폭 회로의 입력 전압 범위에 들어 있는지를 검지하여 전환하는 것을 특징으로 한다.

Description

버퍼 회로 및 이것을 사용한 액정 디스플레이 장치
제1도는 본 발명의 제1 실시예를 나타낸 구성도.
제2도는 제1 실시예를 구체화한 제1 회로도.
제3도는 제1 실시예를 구체화한 제2 회로도.
제4도는 제1 실시예의 변형예를 나타낸 도면.
제5도는 제4도에 도시된 트랙 홀드 회로를 구체적으로 나타낸 도면.
제6도는 종래의 문제점을 설명하기 위한 도면.
제7도는 종래예를 나타낸 도면.
제8도는 제6도의 종래예를 구체적으로 나타낸 회로도.
제9도는 액정 디스플레이 장치의 구성을 나타낸 도면.
제10도는 종래의 액정 디스플레이 구동 회로의 구성을 나타낸 도면.
제11도는 본 발명의 버퍼 회로를 사용한 액정 디스플레이 구동 회로의 구성을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
In1 : 제1입력신호 In2 : 제2입력신호
OUT : 출력 SEL1, SEL2 : 선택신호
C1102 : 트랙 홀드 수단용의 제1 유지 커패시터
C1202 : 트랙 홀드 수단용의 제2 유지 커패시터
15 : 제1 스위치 수단 16 : 제2 스위치 수단
18 : 제3 스위치 수단 19 : 제4 스위치 수단
50 : 제1 스위치군 60 : 제2 스위치군
70 : 샘플 홀드 회로 80 : 버퍼 회로
90 : 신호선 100 : 차동 증폭 회로
110 : 제1 트랙 홀드 수단 120 : 제2 트랙 홀드 수단
121 : NMOSFET로 구성되는 제5 소스 폴로워
122 : PMOSFET로 구성되는 제6 소스 폴로워
123 : NMOSFET로 구성되는 제7 소스 폴로워
124 : PMOSFET로 구성되는 제8 소스 폴로워
131 : NMOSFET로 구성되는 제1 소스 폴로워
132 : PMOSFET로 구성되는 제3 소스 폴로워
141 : NMOSFET로 구성되는 제2 소스 폴로워
142 : PMOSFET로 구성되는 제4 소스 폴로워
151 : 제1 스위치 수단을 구성하는 제1 스위치
152 : 제1 스위치 수단을 구성하는 제2 스위치
161 : 제2 스위치 수단을 구성하는 제3 스위치
162 : 제2 스위치 수단을 구성하는 제4 스위치
170 : 제어 신호 발생 수단
181 : 제3 스위치 수단을 구성하는 제5 스위치
182 : 제3 스위치 수단을 구성하는 제6 스위치
191 : 제4 스위치 수단을 구성하는 제7 스위치
192 : 제4 스위치 수단을 구성하는 제8 스위치
300 : 액정 디스플레이 301 : 액정 셀
302 : 액정 디스플레이 구동 회로 303 : 주사선 선택 회로
304 : 신호선 305 : 주사선
1101 : 제1 트랙 홀드 수단용의 스위치
1201 : 제2 트랙 홀드 수단용의 스위치
107,109,1212,1222,1312 : 전류원
1322,1412,1422,1702 : 전류원 108 : 반전 증폭회로
본 발명은 입력 선택 회로가 부착된 버퍼 회로 및 이것을 사용한 액정 디스플레이 장치에 관한 것으로서, 특히 입력 전압의 가용 범위를 확대한 버퍼 회로에 관한 것이다.
액정 디스플레이 장치는 제9도에 도시한 바와같이 액정 셀(301)이 매트릭스 모양으로 배열되고, 화상 신호가 공급되는 복수개의 신호선(304)과 복수개의 주사선(305)이 교차하여 배치되어 구성된 디스플레이 장치 본체(300)와, 화상 신호를 샘플링(표본화)하여 신호선에 공급하기 위한 액정 디스플레이 구동 회로(302) 및 주사선을 선택적으로 구동하는 주사선 선택 회로(303)로 구성된다.
제10도는 종래의 액정 디스플레이 장치에 있어서의 디스플레이 구동 회로의 구성예를 도시한다. 도시된 바와 같이 디스플레이 구동 회로는 샘플 홀드 회로(sample-hold circuit) (70) 및 버퍼 회로(80)를 주 구성요소로 하여 구성되고, 보다 상세하게는 1 수평 라인에 필요한 화소수의 2배수를 갖는 샘플 홀드 회로(70), 샘플링 펄스 전송 수단으로서의 시프트 레지스터, 선택 신호(SEL1, SEL2)에 의하여 홀드(유지) 상태의 샘플 홀드 회로 출력을 선택하는 제1 스위치(50)와 제2 스위치(60) 및 선택된 신호에 의해 디스플레이 본체를 구동하는 버퍼 회로(80)로 구성된다.
선택된 샘플 홀드 회로의 출력 신호를 버퍼 회로를 통하여 출력할 경우, 이 신호원이 저 임피던스(low impedence)일 때는 간단한 스위치 회로를 이용하여 샘플 홀드 회로의 출력 신호를 선택할 수 있다. 그러나 제6도에 도시한 바와같이 종래 샘플 홀드 회로의 출력이 버퍼 회로의 입력으로 되는 경우, 스위치에 인가되는 선택신호(SEL1, SEL2)의 전류가 기생 용량( 611, 612, 621 및 622)에 의해 누설되기 때문에, 유지 값에 오차가 생긴다는 문제가 있다. 또 스위치(610,620)가 MOSFET로 구성되어 있을 때에는 MOSFET의 채널 전하도 샘플 홀드 회로의 유지 용량에 주입되어 오차의 원인으로 된다. 따라서 이와같은 MOSFET로 구성된 스위치 회로를 액정 디스플레이 구동 회로에 사용하면 스위치 회로에서 발생하는 오차에 의하여 화질이 열화된다고 하는 문제가 있다.
또, 제6도에 있어서, 버퍼 회로(630)의 입력 용량 및 스위치 회로(610, 620)에서 버퍼회로(630)까지의 배선 용량에 의하여, 샘플 홀드 회로에서 유지되어 있는 신호 성분이 전하의 형태로 이들 용량에 잔존하기 때문에 스위치 회로에서 출력을 선택한 뒤, 이들 버퍼 회로의 입력 용량이나 배선 용량에 잔존하고 있던 이전 샘플링에서의 신호 성분의 전하가 다음 샘플링에서의 신호 성분에 중첩됨으로써 액정 디스플레이에서는 이전 샘플링에서의 주사선의 신호가 다음의 주사선에 혼입된다는 문제가 있다.
이것을 방지하기 위하여, 종래에는 제7도에 도시하는 바와같이 선택 스위치(5, 6)의 앞에 소스 폴로워(source follower)를 삽입함으로써 임피던스 변환을 행하였다. 제7도에서는, 출력 버퍼부가 소스 폴로워(3,4)의 게이트·소스 전압에 의한 레벨 시프트분을 보정하기 위하여 부(-) 귀환 경로에 상기 소스 폴로워와 동일한 소스 폴로워(2)를 갖는 전압 폴로워로 구성되어 있다.
그러나 이와 같은 방법에서는 예컨대 제7도에 있어서 소스 폴로워 (2,3,4)가 NMOSFET로 구성되어 있을 때, 입력 신호(In1, In2)의 전압 범위는 소스 폴로워를 구성하는 NMOSFET의 드레숄드 (문턱) 전압 Vth 이상이 아니면 버퍼 회로가 정상적인 동작을 하지 않으므로 입력 신호의 유효한 전압 범위가 제한된다는 문제가 있다. 따라서 제7도에 도시된 선택 스위치가 부착된 버퍼 회로를 액정 디스플레이 구동 회로에 사용하면 신호 진폭에 의하여 적어도 NMOSFET 의 드레숄드 전압 이상의 전원 전압이 필요하게 되고 결과적으로 소비전력이 증대한다는 문제가 있다.
본 발명은 이와같은 종래의 과제를 해결하기 위하여 이루어진 것으로서, 그 목적하는 바는 입력 신호의 유효한 전압 범위가 넓은 입력 선택 회로를 구비하는 버퍼 회로를 제공하는데 있다. 또 본 발명은 이와 같은 버퍼 회로를 사용하여 구동회로를 구성한 액정 디스플레이 장치를 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은 n개(n2)의 입력 단자와, 상기 각 입력 단자가 각 입력에 접속되어 있는 제1 도전형의 FET로 구성된 제1∼제n의 소스 폴로워와, 상기 각 입력 단자가 각각의 입력에 접속되어 있는 제2 도전형의 FET로 구성된 제n+1∼제2n 의 소스 폴로워와, 2 조의 정·부(正負)의 입력을 가지며 제어 신호에 의하여 어느 한쪽의 정·부의 입력에 인가되는 신호에 의하여 동작하는 차동 증폭 회로와, 상기 차동 증폭 회로의 출력이 입력되고 제1 도전형의 FET로 구성된 제2n+1의 소스 폴로워와, 상기 차동 증폭 회로의 출력이 입력되고 제2 도전형의 FET로 구성된 제2n+2의 소스 폴로워와, 상기 제1 도전형의 FET로 구성된 제1∼제n의 소스 폴로워의 출력중 하나를 선택 신호에 의하여 선택하는 제1 스위치 수단과, 상기 제2 도전형의 FET로 구성된 제n+1∼제2n 의 소스 폴로워의 출력중 하나를 상기 선택 신호에 의하여 선택하는 제2 스위치 수단과, 상기 제1 스위치 수단의 출력과 상기 제2 스위치 수단의 출력중 적어도 한쪽이 입력되고 그 동작 전위에서 상기 제어 신호를 발생하는 수단을 구비하며, 상기 제1 스위치 수단의 출력은 상기 차동 증폭 회로의 제1의 정 입력에 접속되고, 상기 제2 스위치 수단의 출력은 상기 차동 증폭 회로의 제2의 정 입력에 접속되며, 상기 제2n+1 의 소스 폴로워의 출력은 상기 차동 증폭 회로의 제1의 부 입력에 접속되고, 상기 제2n+2의 소스 폴로워의 출력은 상기 차동 증폭 회로의 제2의 부 입력에 접속되는 것을 특징으로 한다.
또 제2의 발명에 있어서는 복수의 화소와, 각 화소에 화상 신호를 선택적으로 부여하기 위한 복수개의 신호선 및 이 복수개의 신호선과 교차하는 복수개의 주사선이 배열식으로 형성된 액정 디스플레이와, 상기 신호선에 화소 신호를 샘플링하여 공급하기 위한 각 신호선에 대응하여 설치된 n 개(n2)의 샘플 홀드 회로와 상기 샘플 홀드 회로의 출력을 선택하여 상기 신호선을 구동하기 위한 버퍼 회로와, 상기 주사선 선택 회로를 갖는 액정 디스플레이 장치에 있어서, 상기 버퍼 회로는 제1∼제n(n2)의 상기 샘플 홀드 회로의 출력 신호를 수신하는 n개의 입력 단자와, 상기 각 입력 단자가 각 입력에 접속되어 있는 제1 도전형의 FET로 구성된 제1∼제n의 소스 폴로워와, 상기 각 입력 단자가 각 입력에 접속되어 있는 제2 도전형의 FET로 구성된 제n+1∼제2n의 소스 폴로워와, 2조의 정·부의 입력을 갖고 제어 신호에 의하여 어느 한쪽의 정부의 입력에 인가되는 신호에 의하여 동작하는 차동 증폭 회로와, 상기 차동 증폭 회로의 출력이 입력되고 제1 도전형의 FET로 구성된 제2n+1 의 소스 폴로워와, 상기 차동 증폭 회로의 출력이 입력되고 제2 도전형의 FET로 구성된 제2n+2의 소스 폴로워와, 상기 제1 도전형의 FET로 구성된 제1∼제n 의 소스 폴로워의 출력중 하나를 선택 신호에 의하여 선택하는 제1 스위치 수단과, 상기 제2 도전형의 FET로 구성된 제n+1∼제2n의 소스 폴로워의 출력중 하나를 상기 선택 신호에 의하여 선택하는 제2 스위치 수단과, 상기 제1 스위치 수단의 출력과 상기 제2 스위치 수단의 출력중 적어도 한쪽이 입력되고 그 동작 전위에서 상기 제어 신호를 발생하는 수단을 구비하며, 상기 제1 스위치 수단의 출력은 상기 차동 증폭 회로의 제1의 정 입력에 접속되고, 상기 제2 스위치 수단의 출력은 상기 차동 증폭 회로의 제2의 정 입력에 접속되며, 상기 제2n+1의 소스 폴로워의 출력은 상기 차동 증폭 회로의 제1의 부 입력에 접속되고, 상기 제2n+2의 소스 폴로워의 출력은 상기 차동 증폭 회로의 제2의 부 입력에 접속되는 것을 특징으로 한다.
상술한 바와같이 구성하면, 제1 도전형의 FET로 구성된 소스 폴로워를 통하여 선택된 입력 신호와 제2 도전형의 FET로 구성된 소스 폴로워를 통하여 선택된 입력 신호중 적어도 한쪽의 신호가 입력되고 그 동작 전위에 의하여 어느 한쪽의 도전형의 FET로 구성된 소스 폴로워의 출력이 차동 증폭 회로의 입력 범위에 포함되는지를 검지하여 제어 신호를 발생하고 차동 증폭 회로의 입력을 선택함으로써, 버퍼 회로를 구성하는 차동 증폭 회로를 정상적으로 구동시킬 수 있는 입력 전압의 범위를 넓게 가질 수 있다. 또 제어 신호에 의하여 선택된 차동 증폭 회로의 부 귀환 경로의 소스 폴로워에 의하여 소스 폴로워의 게이트·소스간 전압에 의한 전압의 오프셋(offset)도 항상 상쇄된다.
이하 본 발명의 실시예를 도면에 의거하여 설명한다. 제1도는 본 발명이 적용된 버퍼 회로의 제1 실시예를 나타내는 구성도이다. 이 실시예은 입력 신호의 수가 2개인 경우이다.
제1도에 도시된 바와같이, 입력 신호(In1, In2)는 각각 NMOSFET 로 구성된 소스 폴로워(131, 141)를 통하여 스위치(151, 152)에서 선택 신호(SEL1, SEL2)에 의하여 선택되는 동시에, 입력 신호(In1, In2)는 각각 PMOSFET 로 구성된 소스 폴로워(132, 142)를 통하여 스위치(161, 162)에서 선택 신호(SEL1, SEL2) 에 의하여 선택된다. 스위치(151, 152)에서 선택된 입력 신호는 차동 증폭회로(100)의 제1의 정(+) 입력에 접속되고, 스위치(161, 162)에서 선택된 입력신호는 차동 증폭 회로(100)의 제2의 정 입력에 접속되는 동시에 제어 신호 발생수단(170)에 접속된다. 또 차동 증폭 회로(100)의 출력은 NMOSFET로 구성된 소스 폴로워(121)와 PMOSFET로 구성된 소스 폴로워(122)를 통하여 각각 차동 증폭 회로(100)의 제1 및 제2 의 부(-) 입력에 접속된다. 여기서 제어 신호 발생수단(170)에 의하여 발생한 제어 신호에 의하여 차동 증폭 회로(100)에 인가되는 2 조의 차동 입력중 어느 한쪽을 선택하여 차동 증폭 회로(100)를 동작시킨다.
다음에 본 실시예의 작용에 대하여 설명한다. 입력 신호(In1,In2)는 각각 NMOSFET 및 PMOSFET로 구성된 소스 폴로워(131,141; 132,142)를 통하여 선택 신호(SEL1, SEL2)에 의하여 선택되므로 선택된 입력 신호의 전위가 높을 때에는 NMOSFET의 소스 폴로워가 정상적으로 동작하고, 또 입력 신호의 전위가 낮을 때에는 PMOSFET의 소스 폴로워가 정상적으로 동작한다. 이와같이 적어도 정상으로 동작하는 한쪽의 소스 폴로워를 통하여 선택된 신호가 차동 증폭 회로(100)에 입력된다.
제1도의 본 실시예에 있어서는 PMOSFET의 소스 폴로워를 통하여 선택된 입력 신호의 동작 전위에서 PMOSFET의 소스 폴로워의 출력이 차동 증폭 회로(100)의 입력 전압 범위에 포함되는지의 여부를 제어 신호 발생 수단(170)으로 검지하고, NMOSFET의 소스 폴로워를 통하여 선택된 입력 신호와 PMOSFET의 소스 폴로워를 통하여 선택된 입력 신호중 어느쪽을 사용하여 차동 증폭 회로(100)를 동작시키느냐는 제어 신호 발생 수단(170)으로부터 제공되는 제어 신호로 선택한다.
이때 입력 신호 전환 스위치의 전단의 소스 폴로워에 의하여 발생하는 게이트·소스 전압에 의한 레벨 시프트분을 보정하기 위하여 차동 증폭 회로(100)의 출력에서 부 귀환 경로에 삽입되어 있는 소스 폴로워중, NMOSFET로 구성된 소스 폴로워의 출력이나 PMOSFET로 구성된 소스 폴로워의 출력의 어느쪽에 의하여 차동 증폭 회로(100)를 동작시키느냐도 제어 신호 발생 수단(170)으로부터 제공되는 제어 신호로 선택된다. 그러므로 입력 전위에 의하지 않고, 항상 차동 입력 회로(100)의 입력 전압 범위에 포함되는 쪽의 소스 폴로워를 통하여 선택된 입력 신호로 차동 증폭 회로(100)를 구동하고 있으므로 넓은 입력 전압 범위를 실현할 수 있다.
본 발명의 버퍼 회로는 종래 기술의 샘플 홀드 회로의 출력을 선택하는 스위치가 오프일 때의 채널 전하에 의한 오차의 영향을 받지 않는다고 하는 현저한 효과도 가지기 때문에, 예컨대 제10도에 도시된 액정 디스플레이 구동 회로에 적용하는 경우 샘플 홀드 회로의 출력을 선택하는 스위치가 오프일 때의 채널 전하에 의한 오차의 영향을 받지 않고, 또한 넓은 동작 전압 범위를 갖는 액정 디스플레이 구동 회로를 실현할 수 있다. 이와같은 액정 디스플레이 구동 회로를 액정 디스플레이 장치에 사용하면 고정밀도의 디스플레이를 실현할 수 있고, 또 전압 전원을 크게 할 필요가 없기 때문에 소비 전력을 증가시키는 일도 없다.
제2도는 상기 제1 실시예를 구체적으로 나타낸 제1 회로를 도시한다. 동도면에 있어서, 소스 폴로워(121, 122, 131, 132, 141 및 142)는 각각 트랜지스터(M1211, M1221, M1311, M1321, M1411 및 M1421) 및 전류원(1212, 1222, 1312, 1322, 1412 및 1422)으로 구성되어 있다. 차동 증폭 회로(100)는 전류원(109)과, 제1 차동쌍(M101,M102) 및 제2 차동쌍(M103,M104) 과, 어느 차동쌍을 동작시키느냐를 결정하는 스위치용 트랜지스터(M107)와, 차동쌍의 공통능동 부하를 구성하는 트랜지스터(M105,M106)와, 반전 증폭기(108)로 구성되어 있다. 제어 신호 발생 수단(170)은 전위 검지용 트랜지스터(M1701) 및 전류원(1702)으로 구성되어 있다.
제2도의 구체예에서는 차동 증폭 회로(100)의 입력부를 구성하는 2 조의 차동쌍은 모두 PMOSFET를 사용하고 있고, 정상적으로 동작하는 입력 전압 범위는 모두 대략적으로 동일하다. 스위치(161 및 162)에 의해 PMOSFET로 구성된 소스 폴로워를 통해 선택된 입력 신호의 전위는 높고 차동쌍을 구성하는 트랜지스터(M103,M104)가 정상적으로 동작하기 위한 드레숄드 전압을 확보할 수 없기 때문에, 오프(OFF) 상태일 경우, 제어 신호 발생 수단(170)의 전위 검지용 트랜지스터(M1701)도 오프 상태가 되므로 전류원(1702)에 의해 제어 신호 발생 수단(170)의 출력 전위는 대략 Vss 까지 낮아진다. 따라서 트랜지스터(M107)은 온(ON) 상태로 되고, 전류원(109)의 전류는 트랜지스터(M107)를 통해 차동쌍을 구성하는 트랜지스터(M101, M102)의 소스로 흐르게 된다. 트랜지스터(M101, M102)로 구성되는 차동쌍에 인가되는 입력 신호는 NMOSFET로 구성된 소스 폴로워를 통해 선택되므로, NMOSFET의 게이트·소스 전압만큼 낮게 레벨 시프트되어 있다. 따라서 트랜지스터(M101,M102)가 동작하기 위한 드레숄드 전압을 확보할 수 있고, 차동 증폭 회로(100)는 정상적으로 동작하게 된다.
또, PMOSFET로 구성된 소스 폴로워를 통해 스위치(161,162)에 의해 선택된 입력 신호의 전위가 낮고 차동쌍을 구성하는 트랜지스터(M103,M104)가 정상적으로 동작할 때는 제어 신호 발생 수단(170)의 전위 검지용 트랜지스터(M1701)도 온 상태가 되며, 제어 신호 발생 수단(170)의 출력 전위는 대략 Vdd까지 높아지고, 트랜지스터(M107)는 오프 상태로 되기 때문에, 트랜지스터(M101,M102)로 구성되는 차동쌍은 오프 상태가 된다. 이처럼 입력 신호(In1,In2)의 전위에 의하지 않고 항상 차동 입력 회로(100)의 입력 전압 범위에 포함되는 쪽의 소스 폴로워를 통해 선택된 입력 신호로 차동 증폭 회로(100)를 구동하므로 넓은 입력 전압 범위를 실현할 수 있다.
제3도는 상기 제1 실시예를 더욱 구체화한 제2 회로를 나타낸다. 동 도면에 있어서, 소스 폴로워(121, 122, 131, 132, 141 및 142) 는 각각 트랜지스터(M1211, M1221, M1311, M1321, M1411 및 M1421) 및 전류원(1212, 1222, 1312, 1322, 1412 및 1422)으로 구성되어 있다. 차동 증폭 회로(100)는 전류원(107,109)과, 제1 차동쌍(M101, M102) 및 제2 차동쌍(M103, M104)중 어느 쪽의 차동쌍을 동작시킬 것인지를 결정하는 스위치용 트랜지스터(M107, M108)와, 제1 차동쌍의 차동 출력 전류를 반환시키기 위한 전류 미러를 구성하는 트랜지스터(M109, M110, M111 및 M112)와, 능동 부하를 구성하는 트랜지스터(M105, M106)와, 반전 증폭기(108)로 구성되어 있다. 제어 신호 발생 수단(170)은 전위검지용 트랜지스터(M1701) 및 전류원(1702)으로 구성되어 있다.
제3도의 구체예에서, 차동 증폭 회로(100)의 입력부를 구성하는 2 조의 차동쌍의 한쪽은 PMOSFET를 사용하고 있고, 다른쪽은 NMOSFET를 사용하고 있으므로, 정상적으로 동작하는 입력 전압 범위는 상이하다. PMOSFET로 구성된 소스 폴로워를 통해 스위치(161,162)에 의해 선택된 입력 신호의 전위가 높고 제어 신호 발생 수단(170)의 전위 검지용 트랜지스터(M1701)가 오프 상태일 경우, 제어 신호 발생 수단(170)의 출력 전위는 전류원(1702)에 의해 대략 Vss까지 낮아진다. 따라서 트랜지스터(M107)은 온 상태로 되고, 전류원(109)의 전류는 트랜지스터(M107)를 통해 차동쌍을 구성하는 트랜지스터(M101, M102)의 소스로 흐르게 된다.
또, 트랜지스터(M108)가 오프 상태로 됨으로써, 트랜지스터(M103, M104)로 구성되는 차동쌍은 오프 상태가 된다. 트랜지스터(M101, M102)로 구성되는 차동쌍에 인가되는 입력 신호는 NMOSFET로 구성된 소스 폴로워를 통해 선택되므로 NMOSFET의 게이트·소스 전압만큼 낮게 레벨 시프트되어 있다. 따라서 트랜지스터(M101, M102)가 동작하기 위한 드레숄드 전압을 확보할 수 있어서, 차동 증폭 회로(100)는 정상적으로 동작한다.
또, PMOSFET로 구성된 소스 폴로워를 통해 스위치(161,162)에 의해 선택된 입력 신호의 전위가 낮고 제어 신호 발생 수단(170)의 전위 검지용 트랜지스터(M1701)가 온 상태일 경우, 제어 신호 발생 수단(170)의 출력 전위는 대략 Vdd까지 높아진다. 트랜지스터(M107)가 오프 상태로 됨으로써 트랜지스터(M101, M102)로 구성되는 차동쌍은 오프 상태가 된다. 또 트랜지스터(M108)는 온 상태로 되고, 전류원(107)의 전류는 트랜지스터(M108)를 통해 트랜지스터(M103, M104)의 소스로 흐르게 된다. 트랜지스터(M103, M104)로 구성되는 차동쌍에 인가되는 입력 신호는 PMOSFET로 구성된 소스 폴로워를 통해 선택되므로 PMOSFET의 게이트 소스 전압만큼 높게 레벨 시프트되어 있다. 따라서 트랜지스터(M103, M104)가 동작하기 위한 드레숄드 전압을 확보할 수 있어서 차동증폭 회로(100)는 정상적으로 동작한다.
이처럼 입력 신호(In1,In2)의 전위에 의해 직접적으로 동작하지 않고 항상 차동 입력 회로(100)의 입력 전압 범위에 포함되는 쪽의 소스 폴로워를 통해 선택된 입력 신호로 차동 증폭 회로(100)를 구동하므로 넓은 입력 전압 범위를 실현할 수 있다.
제4도는 제1 실시예의 변형예이며, 차동 증폭 회로(100)의 출력은 트랙 홀드 회로(track hold circuit)(110,120) 및 NMOSFET로 구성된 소스 폴로워(121, 123) 또는 PMOSFET로 구성된 소스 폴로워(122, 124)를 통해 선택 신호(SEL1, SEL2)에 의해 선택된 후에, 차동 증폭 회로(100)의 제1 및 제2의 부(-) 입력에 접속된다. 이것에 의해, 예컨대 액정 패널 구동 IC에 사용되고 있는 샘플 홀드 회로의 출력부처럼 입력 신호를 순번으로 전환하여 출력하는 용도에 있어서, 대응하는 입력 신호의 이전 데이터 값을 트랙 홀드 회로에서 유지하고 있으므로, 전환된 새로운 입력 신호와의 사이에 관련성이 있을 때, 버퍼 회로의 확정(settling) 시간을 짧게 할 수 있게 된다.
제4도에 있어서의 트랙 홀드 회로는, 트래킹(tracking)시에 있어서의 정밀도는 필요하지만, 유지 상태가 정밀하지 않아도 상술한 확정 시간을 짧게 하는 효과가 있으므로 예를 들어 제5도에 도시한 바와같이 아날로그 스위치(1101,1201)와 용량성 소자(커패시터; C1102, C1202)로 간단하게 구성할 수 있다. 또한 이 커패시터(C1102, C1202)는 소스 폴로워의 입력 용량으로 겸해도 된다.
제11도는 본 발명의 버퍼 회로를 사용한 액정 디스플레이 장치의 구성도이다. 동 도면에 도시한 것처럼 디스플레이 구동 회로는 샘플 홀드 회로 및 버퍼 회로를 주 구성요소로 하여 구성되며, 더욱 상세하게는 1 수평 라인에 필요한 화소수의 2 배의 수의 샘플 홀드 회로(601, 602)와, 샘플링 펄스 전송 수단으로서의 시프트 레지스터와, 전환 신호(SEL1, SEL2)와, 유지 상태의 샘플 홀드 회로 출력을 선택하는 제1 스위치(50) 및 제2 스위치(60)와, 선택된 신호로 디스플레이 본체를 구동하기 위한 버퍼 회로(80)로 구성된다.
제11도에 도시한 것처럼 샘플 홀드 회로(601,602)의 출력 신호는 각각 NMOSFET로 구성된 소스 폴로워(131, 141)를 통해 선택 신호(SEL1, SEL2)에 의해 스위치(151, 152)에서 선택되는 동시에, 샘플 홀드 회로(601, 602)의 출력 신호는 각각 PMOSFET 로 구성된 소스 폴로워(132, 142)를 통해 선택 신호(SEL1, SEL2)에 의해 스위치(161, 162)에서 선택된다. 스위치(151, 152)로 선택된 입력 신호는 차동 증폭 회로(100)의 제1의 정 입력에 접속되며, 스위치(161, 162)로 선택된 입력 신호는 차동 증폭 회로(100)의 제2의 정 입력에 접속되는 동시에 제어 신호 발생 수단(170)에 접속된다. 또, 차동 증폭 회로(100)의 출력은 NMOSFET로 구성된 소스 폴로워(121) 및 PMOSFET로 구성된 소스 폴로워(122)를 통해 각각 차동 증폭 회로(100)의 제1 및 제2의 부 입력에 접속된다. 여기서 제어 신호 발생 수단(170)에 의해 발생한 제어 신호에 의해, 차동 증폭 회로(100)에 인가되는 2 조의 차동 입력중 어느 한쪽을 선택하여 차동 증폭 회로(100)를 동작시킨다.
본 발명의 버퍼 회로는 종래기술의 샘플 홀드 회로의 출력을 선택하는 스위치가 오프일 때에, 채널 전하에 의한 오차의 영향과 버퍼 회로의 입력 용량 등에 의해 발생된 이전의 샘플링 신호 성분의 영향을 받지 않는다고 하는 현저한 효과를 가지기 때문에, 예컨대 제10도에 도시된 액정 디스플레이 구동 회로에 적용하는 경우, 샘플 홀드 회로의 출력을 선택하는 스위치가 오프일 때에 채널 전하에 의한 오차의 영향을 받지 않고, 또한 버퍼 회로의 입력 용량 등에 의해 발생된 이전 샘플링 신호 성분의 영향을 받지 않으며 넓은 동작 범위를 갖는 액정 디스플레이 구동 회로를 실현할 수 있다. 이와같은 액정 디스플레이 구동 회로를 액정 디스플레이 장치에 사용하면, 고정밀도의 디스플레이를 실현할 수 있고 또한 전원 전압을 크게 할 필요가 없기 때문에 소비 전력을 증가시키는 일도 업다.
이상 설명한 것처럼 입력 신호(In1,In2)의 전위에 의해 직접적으로 동작하지 않고 항상 차동 입력 회로(100)의 입력 전압 범위에 포함되는 쪽의 소스 폴로워를 통해 선택된 입력 신호로 차동 증폭 회로(100)를 구동하므로, 넓은 입력 전압 범위를 실현할 수 있다.
또 본 발명의 버퍼 회로를 액정 디스플레이 구동 회로에 적용함으로써 종래 기술의 샘플 홀드 회로의 출력을 선택하는 스위치의 영향에 의한 오차나 이전 샘플링에 의한 주사선 신호의 혼입을 방지할 수 있는 등의 현저한 효과도 갖기 때문에 소비 전력을 증대시키기 않고 고정밀도의 액정 디스플레이를 실현할 수 있다.

Claims (15)

  1. 제1∼제n(n2)의 입력 신호를 수신하는 n개의 입력 단자와, 상기 각 입력단자가 각각의 입력에 접속되어 있는 제1 도전형의 FET로 구성된 제1∼제n의 소스 폴로워와, 상기 각 입력 단자가 각각의 입력에 접속되어 있는 제2 도전형의 FET로 구성된 제n+1∼제2n의 소스 폴로워와; 2조의 정·부의 입력을 가지며, 제어 신호에 의해 어느 한쪽의 정·부의 입력에 인가되는 신호에 의해 동작하는 차동 증폭 회로와; 상기 차동 증폭 회로의 출력이 입력되는 제1 도전형의 FET로 구성된 제2n+1 소스 폴로워와, 상기 차동 증폭 회로의 출력이 입력되는 제2 도전형의 FET로 구성된 제2n+2의 소스 폴로워와; 상기 제1 도전형의 FET로 구성된 제1∼제n의 소스 폴로워의 출력중 하나를 선택 신호에 의해 선택하는 제1 스위치 수단과, 상기 제2 도전형의 FET로 구성된 제n+1∼제2n의 소스 폴로워의 출력중 하나를 상기 선택 신호에 의해 선택하는 제2 스위치 수단과; 상기 제1 스위치 수단의 출력과 상기 제2 스위치 수단의 출력중 최소한 한쪽이 입력되고, 그 동작 전위에서 상기 제어 신호를 발생하는 수단을 구비하며, 상기 제1 스위치 수단의 출력은 상기 차동 증폭 회로의 제1의 정 입력에 접속되고, 상기 제2 스위치 수단의 출력은 상기 차동 증폭 회로의 제2의 정 입력에 접속되며, 상기 제2n+1 의 소스 폴로워의 출력은 상기 차동 증폭 회로의 제1의 부 입력에 접속되고, 제2n+2의 소스 폴로워의 출력은 상기 차동 증폭 회로의 제2의 부 입력에 접속되는 것을 특징으로 하는 버퍼 회로.
  2. 제1∼제n(n2)의 입력 신호를 수신하는 n개의 입력 단자와, 상기 각 입력단자가 각각의 입력에 접속되어 있는 제1 도전형의 FET로 구성된 제1∼제n의 소스 폴로워와, 상기 각 입력 단자가 각각의 입력에 접속되어 있는 제2 도전형의 FET로 구성된 제n+1∼제2n의 소스 폴로워와; 2조의 정·부의 입력을 가지며, 제어 신호에 의해 어느 한쪽의 정·부의 입력에 인가되는 신호에 의해 동작하는 차동 증폭 회로와; 상기 차동 증폭 회로의 출력이 입력되는 제1∼제n의 트랙 홀드 수단과; 상기 제1∼제n의 트랙 홀드 수단의 출력이 입력되는 제1 도전형의 FET로 구성된 제2n+1∼제3n 의 소스 폴로워와, 상기 제1∼제n 의 트랙 홀드 수단의 출력이 입력되는 제2 도전형의 FET로 구성된 제3n+1∼제4n의 소스 폴로워와; 상기 제1 도전형의 FET로 구성된 제1∼제n의 소스 폴로워의 출력중 하나를 선택 신호에 의해 선택하는 제1 스위치 수단과, 상기 제2 도전형의 FET로 구성된 제n+1∼제2n의 소스 폴로워의 출력중 하나를 상기 선택 신호에 의해 선택하는 제2 스위치 수단과; 상기 제1 도전형의 FET로 구성된 제2n+1∼제3n 의 소스 폴로워의 출력중 하나를 선택 신호에 의해 선태하는 제3 스위치 수단과, 상기 제2 도전형의 FET로 구성된 제3n+1∼제4n 의 소스 폴로워의 출력중 하나를 상기 선택 신호에 의해 선택하는 제4 스위치 수단과; 상기 제1 스위치 수단의 출력과 상기 제2 스위치 수단의 출력중 최소한 한쪽이 입력되고, 그 동작 전위에서 상기 제어 신호를 발생하는 수단을 구비하며, 상기 제1 스위치 수단의 출력은 상기 차동 증폭 회로의 제1의 정입력에 접속되고, 상기 제2 스위치 수단의 출력은 상기 차동 증폭 회로의 제2의 정 입력에 접속되며, 상기 제3 스위치 수단의 출력은 상기 차동 증폭 회로의 제1의 부 입력에 접속되고, 상기 제4 스위치 수단의 출력은 상기 차동 증폭 회로의 제2의 부 입력에 접속되며, 상기 제1∼제n 의 트랙 홀드 수단은 상기 선택 신호에 의해 트랙 홀드되는 것을 특징으로 하는 버퍼 회로.
  3. 제1∼제n(n2)의 입력 신호를 수신하는 n개의 입력 단자와, 상기 각 입력단자가 각각의 입력에 접속되어 있는 제1 도전형의 트랜지스터로 구성된 제1∼제n의 에미터 폴로워와, 상기 각 입력 단자가 각각의 입력에 접속되어 있는 제2 도전형의 트랜지스터로 구성된 제n+1∼제2n의 에미터 폴로워와; 2조의 정·부의 입력을 가지며, 제어 신호에 의해 어느 한쪽의 정·부의 입력에 인가되는 신호에 의해 동작하는 차동 증폭 회로와; 상기 차동 증폭 회로의 출력이 입력되는 제1 도전형의 트랜지스터로 구성된 제2n+1의 에미터 폴로워와, 상기 차동 증폭 회로의 출력이 입력되는 제2도전형의 트랜지스터로 구성된 제2n+2의 에미터 폴로워와; 상기 제1 도전형의 트랜지스터로 구성된 제1∼제n 의 에미터 폴로워의 출력중 하나를 선택 신호에 의해 선택하는 제1 스위치 수단과; 상기 제2 도전형의 트랜지스터로 구성된 제n+1∼제2n 의 에미터 폴로워의 출력중 하나를 상기 선택 신호에 의해 선택하는 제2 스위치 수단과; 상기 제1 스위치 수단의 출력과 상기 제2 스위치 수단의 출력중 최소한 한쪽이 입력되고, 그 동작 전위에서 상기 제어 신호를 발생하는 수단을 구비하며, 상기 제1 스위치 수단의 출력은 상기 차동 증폭 회로의 제1의 정 입력에 접속되고, 상기 제2 스위치 수단의 출력은 상기 차동 증폭 회로의 제2의 정 입력에 접속되며, 상기 제2n+1 의 에미터 폴로워의 출력은 상기 차동 증폭 회로의 제1의 부 입력에 접속되고, 상기 제2n+2 의 에미터 폴로워의 출력은 상기 차동 증폭 회로의 제2의 부 입력에 접속되는 것을 특징으로 하는 버퍼회로.
  4. 제1∼제n(n2)의 입력 신호를 수신하는 n 개의 입력 단자와, 상기 각 입력단자가 각각의 입력에 접속되어 있는 제1 도전형의 트랜지스터로 구성된 제1∼제n 의 에미터 폴로워와, 상기 각 입력 단자가 각각의 입력에 접속되어 있는 제2 도전형의 트랜지스터로 구성된 제n+1∼제2n 의 에미터 폴로워와; 2 조의 정·부의 입력을 가지며, 제어 신호에 의해 어느 한쪽의 정·부의 입력에 인가되는 신호에 의해 동작하는 차동 증폭 회로와; 상기 차동 증폭 회로의 출력이 입력되는 제1∼제n 의 트랙 홀드 수단과; 상기 제1∼제n 의 트랙 홀드 수단의 출력이 입력되는 제1 도전형의 트랜지스터로 구성된 제2n+1∼제3n의 에미터 폴로워와, 상기 제1∼제n 의 트랙홀드 수단의 출력이 입력되는 제2 도전형의 트랜지스터로 구성된 제3n+1∼제4n 의 에미터 폴로워와, 상기 제1 도전형의 트랜지스터로 구성된 제1∼제n 의 에미터 폴로워의 출력중 하나를 선택 신호에 의해 선택하는 제1 스위치 수단과, 상기 제2 도전형의 트랜지스터로 구성된 제n+1∼제2n 의 에미터 폴로워의 출력중 하나를 상기 선택 신호에 의해 선택하는 제2 스위치 수단과, 상기 제1 도전형의 트랜지스터로 구성된 제2n+1∼제3n 의 에미터 폴로워의 출력중 하나를 선택 신호에 의해 선택하는 제3 스위치 수단과, 상기 제2 도전형의 트랜지스터로 구성된 제3n+1∼제4n 의 에미터 플로워의 출력중 하나를 상기 선택 신호에 의해 선택하는 제4 스위치 수단과; 상기 제1 스위치 수단의 출력과 상기 제2 스위치 수단의 출력중 최소한 한쪽이 입력되고, 그 동작 전위에서 상기 제어 신호를 발생하는 수단을 구비하며, 상기 제1 스위치 수단의 출력은 상기 차동 증폭 회로의 제1의 정 입력에 접속되며, 상기 제2 스위치 수단의 출력은 상기 차동 증폭 회로의 제2의 정 입력에 접속되고, 상기 제3 스위치 수단의 출력은 상기 차동 증폭 회로의 제1 의 부 입력에 접속되며, 상기 제4 스위치 수단의 출력은 상기 차동 증폭 회로의 제2의 부 입력에 접속되며, 상기 제1∼제n 의 트랙 홀드 수단은 상기 선택 신호에 의해 트랙 홀드되는 것을 특징으로 하는 버퍼 회로.
  5. 제1항에 있어서, 상기 차동 증폭 회로의 2 조의 차동 입력은 동위상 입력 범위가 동일한 것을 특징으로 하는 버퍼 회로.
  6. 제2항에 있어서, 상기 차동 증폭 회로의 2 조의 차동 입력은 동위상 입력 범위가 동일한 것을 특징으로 하는 버퍼 회로.
  7. 제3항에 있어서, 상기 차동 증폭 회로의 2 조의 차동 입력은 동위상 입력 범위가 동일한 것을 특징으로 하는 버퍼 회로.
  8. 제4항에 있어서, 상기 차동 증폭 회로의 2 조의 차동 입력은 동위상 입력 범위가 동일한 것을 특징으로 하는 버퍼 회로.
  9. 제1항에 있어서, 상기 차동 증폭 회로의 2 조의 차동 입력은 동위상 입력 범위가 동일한 것을 특징으로 하는 버퍼 회로.
  10. 제2항에 있어서, 상기 차동 증폭 회로의 2 조의 차동 입력은 동위상 입력 범위가 동일한 것을 특징으로 하는 버퍼 회로.
  11. 제3항에 있어서, 상기 차동 증폭 회로의 2 조의 차동 입력은 동위상 입력 범위가 상이한 것을 특징으로 하는 버퍼 회로.
  12. 제4항에 있어서, 상기 차동 증폭 회로의 2 조의 차동 입력은 동위상 입력 범위가 상이한 것을 특징으로 하는 버퍼 회로.
  13. 제2항에 있어서, 상기 트랙 홀드 수단은 스위치 수단과 커패시터에 의해 구성되는 것을 특징으로 하는 버퍼 회로.
  14. 제4항에 있어서, 상기 트랙 홀드 수단은 스위치 수단과 커패시터에 의해 구성되는 것을 특징으로 하는 버퍼 회로.
  15. 복수의 화소와, 각 화소에 화상 신호를 선택적으로 부여하기 위한 신호선과, 이 신호선과 교차하는 주사선이 배열식으로 형성된 액정 디스플레이와, 상기 신호선에 화상 신호를 샘플링하여 공급하기 위한 n개(n2)의 샘플 홀드회로와, 상기 샘플 홀드 회로의 출력을 선택하고 상기 신호선을 구동하기 위한 버퍼 회로와, 소정의 상기 주사선을 선택하는 선택 회로를 구비하며, 상기 버퍼 회로는 제1∼제n(n2)의 상기 샘플 홀드 회로의 출력 신호를 수신하는 n 개의 입력 단자와, 상기 각 입력 단자가 각각의 입력에 접속되어 있는 제1 도전형의 FET로 구성된 제1∼제n 의 소스 폴로워와, 상기 각 입력 단자가 각각의 입력에 접속되어 있는 제2 도전형의 FET로 구성된 제n+1∼제2n 의 소스 폴로워와, 2조의 정·부의 입력을 가지며 제어 신호에 의해 어느 한쪽의 정·부의 입력에 인가되는 신호에 의해 동작하는 차동 증폭 회로와, 상기 차동 증폭 회로의 출력이 입력되는 제1 도전형의 FET로 구성된 제2n+1의 소스 폴로워와, 상기 차동 증폭 회로의 출력이 입력되는 제2 도전형의 FET로 구성된 제2n+2의 소스 폴로워와, 상기 제1 도전형의 FET로 구성된 제1∼제n의 소스 폴로워의 출력중 하나를 선택 신호에 의해 선택하는 제1 스위치 수단과, 상기 제2 도전형의 FET로 구성된 제n+1∼제2n의 소스 폴로워의 출력중 하나를 상기 선택 신호에 의해 선택하는 제2 스위치 수단과, 상기 제1 스위치 수단의 출력과 상기 제2 스위치 수단의 출력중 최소한 한쪽이 입력되고 그 동작 전위에서 상기 제어 신호를 발생하는 수단을 구비하며, 상기 제1 스위치 수단의 출력은 상기 차동 증폭 회로의 제1의 정 입력에 접속되고, 상기 제2 스위치 수단의 출력은 상기 차동 증폭 회로의 제2의 정 입력에 접속되며, 상기 제2n+1의 소스 폴로워의 출력은 상기 차동 증폭 회로의 제1의 부 입력에 접속되고, 상기 제2n+2의 소스 폴로워의 출력은 상기 차동 증폭 회로의 제2의 부 입력에 접속되는 것을 특징으로 하는 액정 디스플레이 장치.
KR1019940022697A 1993-09-10 1994-09-09 버퍼 회로 및 이것을 사용한 액정 디스플레이 장치 KR0164244B1 (ko)

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