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Hintergrund
der Erfindung
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Die
vorliegende Erfindung betrifft eine Anzeigevorrichtung. Genauer
betrifft die vorliegende Erfindung eine Anzeigevorrichtung, die
mit einem Display-Panel
ausgestattet ist, das eine kapazitive Last besitzt, beispielsweise
ein elektrolumineszentes Display-Panel (im Folgenden als ELDP bezeichnet)
oder ein Plasma-Display-Panel (im Folgenden als PDP bezeichnet),
bei dem ein elektrisches Feld erzeugt wird, um Licht zu emittieren,
sowie eine Halbleitervorrichtung für die Versorgung der kapazitiven
Last.
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Eine
bekannte derartige Anzeigevorrichtung ist beispielhaft in 10 dargestellt.
Das ELDP 1, das versorgt werden soll, besitzt Elektroden 8, 9,
die in einem Raster in gleichmäßigen Intervallen
sowohl in vertikaler als auch horizontaler Richtung angeordnet sind.
Jeder Schnittpunkt der Elektroden 8 und 9 bildet
ein Pixel, das unvermeidlich von einer großen Kapazität 7 in Beschlag genommen
wird, und zwar auf Grund des Prinzips des ELDP oder PDP, dass Licht
erzeugt wird, indem hohe elektrische Felder zwischen den Elektroden 8 in
der vertikalen Richtung und den Elektroden 9 in der horizontalen
Richtung erzeugt werden. In einer Halbleiterversorgungsvorrichtung 2 sind
einige Dutzend Hochspannungs-CMOS (Komplementäre Metalloxid-Halbleiter)-Schaltungen 10 in
einer Anordnung angeordnet, um Ausgangsstufen auf einem Halbleiterchip
zu bilden. Der logische Zustand dieser Hochspannungs-CMOS-Schaltungen 10 wird
durch eine Niedrigspannungs-CMOS-Steuerschaltung
gesteuert, beispielsweise eine Schieberegisterschaltung oder Latch-Schaltung,
die auf demselben Chip befestigt ist, obwohl sie nicht in der Zeichnung
dargestellt ist. In dieser Halbleiterversorgungsvorrichtung 2 ist
ein Versorgungsanschluss 11 der Niedrigpotentialseite mit
dem Erdungspotential 12 verbunden, und der Energieauflade-/-entladeanschluss 6 ist
mit dem Ausgangsteil der Stromversorgungsspannungsteuerschaltung 3 (zusammengesetzt
aus Hochspannungs-CMOS-Schaltungen) verbunden. Es sei bemerkt, dass
die Stromversorgung der Niedrigpotentialseite der Stromversorgungsspannungssteuerschaltung 3 mit
dem Erdungspotential 12 verbunden ist, und die Stromversorgung
der Hochpotentialseite mit einer Stromversorgung 5 einer
konstanten Spannung von 70 V verbunden ist. In der Praxis ist eine
Schaltung zum Sammeln von Leistung in der Stromversorgungsspannungsteuerschaltung 3 vorgesehen,
obwohl sie nicht in der Zeichnung dargestellt ist.
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11 zeigt
eine Querschnittsansicht einer Ausgangsstufen-CMOS-Schaltung in der
Halbleiterversorgungsvorrichtung (bezeichnet mit Bezugsziffer 2 in 10).
Eine Epitaxialschicht 22 des n-Typs ist auf einem Halbleitersubstrat 20 des
p-Typs ausgebildet. Ein Hochspannungs-n-MOS-Transistor 39 (im Folgenden
bezeichnet als NMOS) und ein Hochspannungs-p-MOS-Transistor 40 (im Folgenden
bezeichnet als PMOS) sind auf dieser Epitaxialschicht 22 des
n-Typs ausgebildet. Der NMOS-Transistor 39 und der PMOS-Transistor 40 sind
elektrisch durch eine verteilte Isolationsschicht 21 des
p-Typs zwischen der Oberfläche
der Epitaxialschicht 22 des n-Typs und dem Halbleitersubstrat 20 des
p-Typs isoliert. Es sei bemerkt, dass eine Niedrigspannungs-CMOS-Steuerschaltung
auch auf demselben Halbleitersubstrat 20 in einem Zustand
ausgebildet ist, der elektrisch von der Isolationsschicht 21 des p-Typs
isoliert ist, obwohl dies nicht in der Zeichnung dargestellt ist.
Der NMOS-Transistor 39 weist eine VDMOS (senkrechte doppelte
verteilte Metalloxid-Halbleiter)-Struktur auf und ist mit einer
Grunddiffusionsschicht 35 des p-Typs, einer Gate-Elektrode 32,
einer Source-Elektrode 30 und einer Drain-Elektrode 29 ausgestattet.
Es sei bemerkt, dass der Drain-Strom des NMOS-Transistors 39 von
einer hoch konzentrierten verdeckten Diffusionsschicht 23 des
n-Typs und einer hoch konzentrierten ausgeformten Diffusionsschicht 25 des
n-Typs abgezogen wird. 33 bezeichnet einen Oxidfilm und 38 bezeichnet einen
Oberflächenisolationsfilm.
Der PMOS-Transistor 40 besitzt eine Struktur des horizontalen
Typs mit einer Drain-Diffusionsschicht 34 des p-Typs für eine Hochspannungs-Spezifikation und
ist mit einer Gate-Elektrode 31, einer Source-Elektrode 27 und
einer Drain-Elektrode 26 ausgestattet. Da die Epitaxialschicht 22 des
n-Typs und das Halbleitersubstrat 20 des
p-Typs vertikal entsprechend der Drain-Diffusionsschicht 34 des
p-Typs unter diesem PMOS-Transistor 40 angeordnet sind,
wird auch ein parasitärer bipolarer
Transistor 4 (auch in 10 dargestellt)
wie in der Zeichnung dargestellt erzeugt. Um den Stromverstärkungsfaktor
hFE dieses parasitären
bipolaren Transistors 4 niedrig zu halten, ist eine hoch
konzentrierte verdeckte Diffusionsschicht 23 des n- Typs unter der Drain-Diffusionsschicht 34 des
p-Typs ausgebildet. Folglich wird der Stromverstärkungsfaktor hFE des parasitären bipolaren
Transistor 4 auf etwa 0.05 oder weniger reduziert.
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12A, 12B, 12C und 12D sind
Wellenformen von entsprechenden Teilen in der Halbleiterversorgungsvorrichtung 2.
Eine periodische Rechteckwelle 50 wird von der Stromversorgungsspannungssteuerschaltung 3 an
den Energieauflade-/-entladeanschluss 6 angelegt. Die Spannung (siehe 12C) des i-ten Ausgangsanschlusses (beispielhaft
wiedergegeben durch den Ausgangsanschluss mit Bezugsziffer 14)
von den Ausgangsanschlüsse 13, 14, 15, 16 wird
durch die periodische Rechteckwelle 50 (siehe 12A) gesteuert, die an den Energieauflade-/-entladeanschluss 6 angelegt wird,
sowie durch den logischen Zustand 51 (siehe 12D) der i-ten Ausgangs-CMOS-Schaltung 10, die durch die
Bildinformation bestimmt wird (ein H-Niveau repräsentiert eine Ausgabe; ein
L-Niveau repräsentiert
eine Unterbrechung), und besitzt eine Wellenform 52 (siehe 12C) mit ansteigenden und abfallenden Flanken,
die die Integration auf Grund der kapazitiven Last repräsentieren.
In 12C repräsentiert 55 die
Ladung auf die Last und 56 die Entladung von der Last.
In 12D ist 53 eine Stromwellenform im i-ten
Ausgangsanschluss 14. Die positive Richtung repräsentiert
den Ausgang aus dem Ausgangsanschluss. 57 ist der Ladestrom
zur Elektrode 8 in vertikaler Richtung entsprechend dem
i-ten Ausgangsanschluss 14. Der Ladestrom 57 fließt während eines
Ladevorgangs 55 durch den in 10 mit 17 bezeichneten
Weg, d.h. von der konstanten Hochspannungsstromversorgung 5 von
70 V durch den Energieauflade-/-entladeanschluss 6, den PMOS-Transistor 40 im
AN-Zustand und den i-ten Ausgangsanschluss 14 und lädt die Elektrode 8 in vertikaler
Richtung auf. Andererseits kehrt der Entladestrom 58 durch
den in 10 mit 18 bezeichneten Weg
während
eines Entladevorgangs 56, d.h. durch den Weg in der umgekehrten
Richtung wie beim Ladevorgang 55, zurück zur Seite der konstanten
Hochspannungsstromversorgung 5. Dies liegt darin begründet, dass
die Spannung 50 (siehe 12A),
die an den Energieauflade-/-entladeanschluss 6 angelegt
wird, schnell von 70 V auf 0 V abfällt, während der logische Zustand 51 der
i-ten Ausgangs-CMOS-Schaltung
auf dem H-Niveau gehalten wird. Wenn der Entladestrom zur konstanten
Hochspannungsstromversorgung 5 zurückkehrt, kann die Leistung,
die in der kapazitiven Komponente der Last angehäuft wird, gesammelt werden.
Somit kann der Stromverbrauch im ELDP reduziert werden. Da während des
Entladevorgangs 56 ein Stromweg 61 durch den parasitären bipolaren
Transistor 4 in Richtung zur Erdungsseite 12 erzeugt
wird, sinkt jedoch die Effizienz der Leistungssammlung. Das Verhältnis (i1/i2) der
Stromkomponente i1, die Leistung sammeln kann, indem dieser Entladestrom
zur konstanten Hochspannungsstromversorgung 5 zurückkehrt,
und der Stromkomponente i2, die den Entladestrom nicht zur konstanten
Hochspannungsstromversorgung zurückkehren
lassen kann, wodurch sie nicht in der Lage ist, Leistung zu sammeln,
wird ausgedrückt durch i1/i2 = 1/hFEwobei hFE der Stromverstärkungsfaktor
des parasitären
bipolaren Transistors 4 ist. Da wie oben beschrieben der
Stromverstärkungsfaktor
hFE dieses parasitären
bipolaren Transistors 4 auf etwa 0.05 oder weniger reduziert
wird, kann der Großteil
der Leistung, die in der kapazitiven Komponente der Last angehäuft wird,
gesammelt werden.
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Im
oben erwähnten
Verfahren müssen
jedoch eine verdeckte Diffusionsschicht 23, eine Epitaxialschicht 22,
eine isolierende Isolationsschicht 21 und dergleichen innerhalb
des Chips der Halbleiterversorgungsvorrichtung 2 vorgesehen
sein, um die Effizienz der Leistungssammlung zu erhöhen, indem der
Stromverstärkungsfaktor
hFE des parasitären
bipolaren Transistors 4 reduziert wird. Deshalb besteht das
Problem, dass die zu verwendende Halbleiterversorgungsvorrichtung 2 einen
komplizierten Herstellungsprozess erfordert.
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Wie
in 13 dargestellt wurde vorgeschlagen, dass der zum
Erdungspotential 12 fließende Strom eliminiert wird,
indem ein Schaltelement 71 zwischen dem Versorgungsanschluss 11 der
Niedrigpotentialseite der Halbleiterversorgungsvorrichtung 2 und
dem Erdungspotential 12 eingeführt wird und das Schaltelement 71 während des
Entladevorgangs ausgeschaltet bleibt, und im Wesentlichen die gesamte
Leistung, die auf die kapazitive Last geladen wird, unabhängig vom
Stromverstärkungsfaktor
hFE des parasitären
bipolaren Transistors 4 gesammelt wird (japanische Offenlegungsschrift
10-335726). Bei diesem
Verfahren wird jedoch die Steuerung des Hochspannungs-CMOS-Ausgangstransistors,
der von der Niedrigspannungs-CMOS-Steuerschaltung gesteuert wird, unzuverlässig, weil
die Stromversorgung der Niedrigspannungsseite der Niedrigspannungs-CMOS-Steuerschaltung
auch vom Erdungspotential 12 getrennt wird, wenn das Schaltelement 71 ausgeschaltet
wird. Deshalb kann dieses Verfahren in der Praxis nicht angewendet
werden.
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EP 0 829 846 offenbart ein
Plasma-Display-Panel, bei dem Energie in einer Mehrzahl von Elektroden
gespeichert wird, die als kapazitive Last dienen, und durch Schalter
wiedererlangt wird, wobei der Stromweg für das Laden der Elektroden
sich vom Stromweg unterscheidet, der für deren Entladung verwendet
wird, wodurch die Energie wiedererlangt wird.
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Zusammenfassung
der Erfindung
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Demgemäß ist es
eine Aufgabe der vorliegenden Erfindung, eine Anzeigevorrichtung
zu schaffen, die mit einem Display-Panel mit einer kapazitiven Last
ausgestattet ist, beispielsweise einem ELDP oder PDP, sowie mit
einer Halbleitervorrichtung zum Versorgen der kapazitiven Last,
die verlässlich
betrieben werden kann, im Wesentlichen die gesamte Leistung, die
auf die kapazitive Last geladen wird, unabhängig vom Stromverstärkungsfaktor
eines parasitären
bipolaren Transistors sammelt und in einem einfachen Herstellungsprozess
gefertigt werden kann.
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Um
die obige Aufgabe zu erfüllen,
weist die erfindungsgemäße Anzeigevorrichtung
auf:
ein Display-Panel mit einer kapazitiven Last, und eine Halbleitervorrichtung
mit einem Versorgungsanschluss einer Hochpotentialseite, an den
ein hohes Potential angelegt wird, mit einem Versorgungsanschluss
einer Niedrigpotentialseite, an den ein niedriges Potential angelegt
wird, einem Energieauflade-/-entladeanschluss,
an den eine gepulste Versorgungswellenform angelegt wird, die zwischen
dem hohen Potential und dem niedrigen Potential wechselt, und einen
Ausgangsanschluss, mit dem die kapazitive Last verbunden ist, wobei
die Halbleitervorrichtung dazu dient, als Reaktion auf die Versorgungswellenform
an den Ausgangsanschluss ein Ausgangssignal zu erzeugen und damit
die kapazitive Last zu versorgen, wobei die Halbleitervorrichtung einen
ersten p-MOS-Transistor aufweist, dessen Source-Elektrode mit dem
Energieauflade-/-entladeanschluss verbunden ist, dessen Drain-Elektrode
mit dem Ausgangsanschluss verbunden ist, dessen Backgate-Elektrode
mit dem Versorgungsanschluss der Hochpotentialseite verbunden ist,
und an dessen Gate-Elektrode ein erstes Steuersignal angelegt wird,
das anzeigt, dass der p-Kanal-MOS-Transistor während eines Ausgabezeitraums
angeschaltet werden sollte, in dem die kapazitive Last aufgeladen
und entladen werden soll.
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In
der erfindungsgemäßen Anzeigevorrichtung
wird das erste Steuersignal während
des Ausgabezeitraums, wenn die kapazitive Last geladen und entladen
werden soll, auf ein niedriges Niveau (L) gesetzt. Folglich wird
ein erster p-Kanal-MOS-Transistor angeschaltet. Deshalb fließt der Ladestrom
während
des Anstiegsprozesses der Versorgungswellenform vom Energieauflade-/-entladeanschluss
durch den ersten p-Kanal-MOS-Transistor im AN-Zustand und den Ausgangsanschluss zur
kapazitiven Last. Andererseits fließt der Entladestrom während des Abfallprozesses
der Versorgungswellenform von der kapazitiven Last durch den Ausgangsanschluss
und den ersten p-Kanal-MOS-Transistor im AN-Zustand zum Energieauflade-/-entladeanschluss.
In der Halbleitervorrichtung wird beispielsweise, wenn ein erster p-Kanal-MOS-Transistor
auf einem Halbleitersubstrat vorgesehen ist, mit dem ein Versorgungsanschluss
der Niedrigpotentialseite leitend verbunden ist, durch einen herkömmlichen
Herstellungsprozess einer CMOS-Schaltung ein parasitärer bipolarer Transistor
erzeugt, der die Source-Elektrode und die Backgate-Elektrode des
ersten p-Kanal-MOS-Transistors und das Halbleitersubstrat als Emitter,
Basis und Kollektor verwendet. Weil das Potential des Energieauflade-/-entladeanschlusses,
mit dem die Source-Elektrode des ersten p-Kanal-MOS-Transistors
verbunden ist, während
des Abfallprozesses der Versorgungswellenform niedriger ist als
das Potential des Versorgungsanschlusses der Hochpotentialseite,
mit dem die Backgate-Elektrode des ersten p-Kanal-MOS-Transistors
verbunden ist, werden der Emitter und die Basis des parasitären bipolaren
Transistors rückwärts betrieben.
Deshalb wird der Entladestrom nicht einmal teilweise durch einen
solchen parasitären
bipolaren Transistor zum Versorgungsanschluss der Niedrigpotentialseite
gezogen. Somit wird im Wesentlichen die gesamte Leistung, die auf die
kapazitive Last geladen wurde, durch den Energieauflade-/-entladeanschluss
gesammelt, und zwar unabhängig
vom Stromverstärkungsfaktor
des parasitären
bipolaren Transistors. Da eine verdeckte Diffusionsschicht oder
dergleichen zum Reduzieren des Stromverstärkungsfaktors des parasitären bipolaren Transistors
somit innerhalb des Chips nicht notwendig ist, kann die Halbleitervorrichtung
auch durch einen einfachen Herstellungsprozess gefertigt werden. Da
der Versorgungsanschluss der Niedrigpotentialseite auch zu jeder
Zeit mit dem Erdungspotential verbunden sein kann, wird der Betrieb
der Steuerschaltung niemals unzuverlässig, selbst in dem Fall, bei
dem eine Steuerschaltung zum Steuern des AN/AUS-Zustands des ersten
p-MOS-Transistors
auf dem Halbleitersubstrat vorgesehen ist.
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In
einer Ausführungsform
weist die Halbleitervorrichtung einen zweiten n-MOS-Transistor auf, dessen Source-Elektrode
mit dem Energieauflade-/-entladeanschluss verbunden ist, dessen Drain-Elektrode
mit dem Ausgangsanschluss verbunden ist, und an dessen Gate-Elektrode
ein zweites Steuersignal angelegt wird, das gegenphasig zum ersten
Steuersignal ist.
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In
der Anzeigvorrichtung gemäß dieser
Ausführungsform
wird das erste Steuersignal während des
Ausgabezeitraums, wenn die kapazitive Last aufgeladen und entladen
werden soll, auf ein niedriges Niveau (L) gesetzt, während das
zweite Steuersignal auf ein hohes Niveau (H) gesetzt wird. Folglich
wird nicht nur der erste p-Kanal-MOS-Transistor angeschaltet, sondern
parallel dazu wird auch der zweite n-MOS-Transistor angeschaltet.
Somit wird der AN-Widerstand des Lade-/Entlade-Wegs niedrig gehalten,
selbst wenn das Potential des Energieauflade-/-entladeanschlusses
sich abhängig
von der Versorgungswellenform verändert. Deshalb wird die Effizienz
der Leistungssammlung erhöht.
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In
einer anderen Ausführungsform
weist die Halbleitervorrichtung einen dritten n-MOS-Transistor auf,
dessen Source-Elektrode mit dem Versorgungsanschluss der Niedrigpotentialseite
verbunden ist, dessen Drain-Elektrode
mit dem Ausgangsanschluss verbunden ist, und an dessen Gate-Elektrode ein drittes
Steuersignal angelegt wird, das gleichphasig zum ersten Steuersignal
ist.
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In
der Anzeigevorrichtung gemäß dieser Ausführungsform
wird das dritte Steuersignal während
des Ausgabezeitraums, wenn die kapazitive Last aufgeladen und entladen
werden soll, auf ein niedriges Niveau (L) gesetzt. Deshalb wird
der dritte n-MOS-Transistor ausgeschaltet und trägt nicht zur Lade-/Entlade-Handlung
durch den Ausgangsanschluss bei. Andererseits wird das dritte Steuersignal während des
Unterbrechungszeitraums, wenn die kapazitive Last nicht geladen
oder entladen wird, auf ein hohes Niveau (H) gesetzt. Deshalb wird
der dritte n-MOS-Transistor angeschaltet und das Potential des Ausgangsanschlusses
wird während
des Unterbrechungszeitraums niedrig und stabil gehalten.
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In
einer anderen Ausführungsform
sind das erste Steuersignal und das dritte Steuersignal durch ein
identisches Signal gegeben.
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In
der Anzeigevorrichtung nach dieser Ausführungsform wird die Steuerung
einfach und die Konfiguration der Steuerschaltung wird vereinfacht, da
dasselbe Signal als erstes Steuersignal und als drittes Steuersignal
verwendet wird.
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Kurze Beschreibung
der Zeichnungen
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Die
vorliegende Erfindung wird deutlicher verständlich aus der nachfolgenden
detaillierten Beschreibung und den begleitenden Zeichnungen, die lediglich
zur Erläuterung
dienen und somit nicht die vorliegende Erfindung einschränken.
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1 ist
eine Ansicht, die den Aufbau einer Ausführungsform der Erfindung mit
einem ELDP und einer Halbleiterversorgungsvorrichtung zeigt;
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2A, 2B, 2C, 2D, 2E, 2F und 2G sind
Ansichten, die Wellenformen entsprechender Teile der Halbleiterversorgungsvorrichtung
aus 1 zeigen;
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3 ist
eine Ansicht, die im Querschnitt eine Struktur einer Hochspannungs-CMOS-Schaltung
zeigt, die eine Ausgangsstufe der oben erwähnten Halbleiterversorgungsvorrichtung
bildet;
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4A und 4B sind
Ansichten, die beispielhaft Wellenformen von Spannungen darstellen, die
an einen Energieauflade-/-entladeanschluss von einer Stromversorgungsspannungssteuerschaltung angelegt
werden können;
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5 ist
eine Ansicht, die eine Modifikation der Halbleiterversorgungsvorrichtung
aus 1 zeigt;
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6 ist
eine Ansicht, die eine andere Modifikation der Halbleiterversorgungsvorrichtung
aus 1 zeigt;
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7 ist
eine Ansicht, die eine weitere Modifikation der Halbleiterversorgungsvorrichtung
aus 1 zeigt;
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8 ist
eine Ansicht, die eine weitere Modifikation der Halbleiterversorgungsvorrichtung
aus 1 zeigt;
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9A, 9B, 9C, 9D, 9E, 9F, 9G und 9H sind
Ansichten, die Wellenformen entsprechender Teile der Halbleiterversorgungsvorrichtung
aus 8 zeigen;
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10 ist
eine Ansicht, die den Aufbau einer konventionellen Anzeigevorrichtung
mit einem ELDP und einer Halbleiterversorgungsvorrichtung zeigt;
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11 ist
eine Ansicht, die im Querschnitt eine Struktur einer Hochspannungs-CMOS-Schaltung
zeigt, die eine Ausgangsstufe der oben erwähnten Halbleiterversorgungsvorrichtung
bildet;
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12A, 12B, 12C und 12D sind
Ansichten, die Wellenformen entsprechender Teile der Halbleiterversorgungsvorrichtung
aus 10 zeigen; und
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13 ist
eine Ansicht, die einen bekannten Vorschlag für die Anzeigevorrichtung aus 10 zeigt.
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Detaillierte
Beschreibung der bevorzugten Ausführungsformen
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Die
Anzeigevorrichtung gemäß der vorliegenden
Erfindung wird nun unter Bezugnahme auf die in den Zeichnungen dargestellten
Ausführungsformen
detailliert beschrieben.
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1 zeigt
einen Aufbau der Anzeigevorrichtung gemäß einer Ausführungsform
mit einem ELDP 1 und einer Halbleiterversorgungsvorrichtung 62A.
Das angetriebene ELDP 1 und die Stromversorgungsspannungssteuerschaltung 3 sind
dieselben wie in 10 dargestellt. Es ist eine
bekannte Leistungssammelschaltung zum Sammeln von Leistung in der
Stromversorgungsspannungssteuerschaltung 3 vorgesehen,
auch wenn sie in der Zeichnung nicht dargestellt ist. Die genaue
Erläuterung
der Leistungssammelschaltung wird weggelassen, da die Leistungssammelschaltung
nicht direkt mit der vorliegenden Erfindung verknüpft ist.
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Einige
Dutzend Hochspannungs-CMOS-Schaltungen 63 bilden Ausgangsstufen
und sind in einer Anordnung angeordnet, und ein Versorgungsanschluss 6 der
Hochpotentialseite, ein Versorgungsanschluss 11 der Niedrigpotentialseite, ein
Energieauflade-/-entladeanschluss 66 und Ausgangsanschlüsse 64, 65,
..., von denen jeder einer der Hochspannungs-CMOS-Schaltungen 63 entspricht,
sind auf einem Halbleiterchip vorgesehen, der eine Halbleiterversorgungsvorrichtung 62A bildet.
Jede Hochspannungs-CMOS-Schaltung 63 besitzt einen ersten
PMOS-Transistor 101 und einen dritten NMOS-Transistor 103,
die in Reihe verbunden sind, für
eine Hochspannungs-Spezifikation.
Parallel zum ersten PMOS-Transistor 101 ist ein zweiter NMOS-Transistor 102 vorgesehen.
Genauer ist die Source-Elektrode des ersten PMOS-Transistors 101 mit
dem Energieauflade-/-entladeanschluss 66 verbunden, die
Drain-Elektrode ist mit dem Ausgangsanschluss 64 verbunden,
und das Backgate ist mit dem Versorgungsanschluss 6 der
Hochpotentialseite verbunden. Im zweiten NMOS-Transistor 102 ist
die Source-Elektrode
mit dem Energieauflade-/-entladeanschluss 66 verbunden,
die Drain-Elektrode ist mit dem Ausgangsanschluss 64 verbunden
und das Backgate ist mit dem Versorgungsanschluss 11 der Niedrigpotentialseite
verbunden. Im dritten NMOS-Transistor 103 ist die Source-Elektrode
mit dem Versorgungsanschluss 11 der Niedrigpotentialseite
verbunden, die Drain-Elektrode ist mit dem Ausgangsanschluss 64 verbunden
und das Backgate ist mit dem Versorgungsanschluss 11 der
Niedrigpotentialseite verbunden. Ein erstes Steuersignal C1 wird gemeinsam
an die Gate-Elektrode
des ersten PMOS-Transistors 101 und die Gate-Elektrode
des dritten NMOS-Transistors 103 angelegt, während ein zweites
Steuersignal C2 an die Gate-Elektrode des zweiten NMOS-Transistors 102 angelegt
wird. Das erste Steuersignal C1 und das zweite Steuersignal C2 werden
von einer Niedrigspannungs-CMOS-Steuerschaltung ausgegeben, die nicht
in der Zeichnung dargestellt ist, etwa eine Schieberegisterschaltung
oder eine Latch-Schaltung, die auf demselben Chip befestigt ist.
Es sei bemerkt, dass, weil der AN/AUS-Zustand des ersten PMOS-Transistors 101 und
der des dritten NMOS-Transistors 103 vom selben Steuersignal
C1 gesteuert werden, die Steuerung einfach wird und der Aufbau der
Niedrigspannungs-CMOS-Steuerschaltung
vereinfacht wird.
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Ein
hohes Potential (Gleichspannung 70 V) wird an den Versorgungsanschluss 6 der
Hochpotentialseite von einer konstanten Hochspannungsstromversorgung 5 angelegt.
Der Versorgungsanschluss 11 der Niedrigpotentialseite ist
auch mit dem Erdungspotential 12 verbunden, das ein niedriges
Potential besitzt, und befindet sich in leitender Verbindung mit
einem Halbleitersubstrat. Eine gepulste Versorgungswellenform, die
zwischen einem hohen Potential (Gleichspannung 70 V) und dem Erdungspotential 12 wechselt,
wird von dem Ausgangsteil 100 der Stromversorgungsspannungssteuerschaltung 3 an
den Energieauflade-/-entladeanschluss 66 angelegt. Jeder
Ausgangsanschluss 64, 65, ... ist mit jeder Elektrode 8 in
vertikaler Richtung verbunden, die eine kapazitive Last 7 im
ELDP 1 besitzt.
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Wie
in 3 dargestellt wird die Hochspannungs-CMOS-Schaltung 63 in
der Ausgangsstufe durch den einfachsten Herstellungsprozess hergestellt,
der allgemein bekannt ist. D.h., eine Schachtdiffusionsschicht 124 des
n-Typs wird auf der Oberfläche
eines Halbleitersubstrats 120 des p-Typs ausgebildet und
ein erster PMOS-Transistor 101 wird in dieser Schachtdiffusionsschicht 124 des
n-Typs ausgebildet. Andererseits besitzen der zweite und der dritte
NMOS-Transistor 101, 103 dieselbe Struktur und
sind direkt auf der Oberfläche
des Halbleitersubstrats 120 des p-Typs ausgebildet. Dadurch
ist der erste PMOS-Transistor 101 elektrisch vom zweiten und
dritten NMOS-Transistor 102, 103 durch die Schachtdiffusionsschicht 124 des
n-Typs isoliert.
Es sei bemerkt, dass eine Niedrigspannungssteuerschaltung auch im
selben Halbleitersubstrat 120 in einem Zustand ausgebildet
ist, der elektrisch durch eine Schachtdiffusionsschicht des n-Typs
isoliert ist, die ähnlich
zu der Schachtdiffusionsschicht 124 des n-Typs ist. Der
erste PMOS-Transistor 101 besitzt eine horizontale Struktur
mit einer Source-Diffusionsschicht 134 des
p-Typs und einer Drain-Diffusionsschicht 136 des p-Typs
für eine
Hochspannungs-Spezifikation und weist eine Source-Elektrode 126,
eine Drain-Elektrode 127, eine Gate-Elektrode 131 und
eine Backgate-Elektrode 141 auf. Der zweite NMOS-Transistor 102, 103 besitzt
eine horizontale Struktur mit einer Drain-Diffusionsschicht 128 des n-Typs
und einer Source-Diffusionsschicht 137 des n-Typs für eine Hochspannungs-Spezifikation
und weist eine Source-Elektorde 130, eine Drain-Elektrode 129,
eine Gate-Elektrode 132 und eine Backgate-Elektrode 142 auf. 133 bezeichnet
einen Oxidfilm und 138 bezeichnet einen Oberflächenisolationsfilm. In
dieser Struktur wird ein parasitärer
bipolarer Transistor 104 unter Verwendung der Source-Elektrode 134 des
ersten PMOS-Transistors 101,
der Schachtdiffusionsschicht 124 des n-Typs (Backgate)
und des Halbleitersubstrats 120 als Emitter, Basis und
Kollektor erzeugt (auch in 1 dargestellt).
Der Stromverstärkungsfaktor
hFE dieses parasitären
bipolaren Transistors 104 ist üblicherweise 10–100.
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2A, 2B, 2C, 2D, 2E, 2F und 2G zeigen
Wellenformen entsprechender Teile in der Halbleiterversorgungsvorrichtung 2.
In diesem Beispiel wird eine periodische Rechteckweile 50 (siehe 2B)
von der Stromversorgungsspannungssteuerschaltung 3 an den
Energieauflade-/-entladeanschluss 66 angelegt. Die Spannung
des i-ten Ausgangsanschlusses (beispielhaft des Anschlusses mit
der Bezugsziffer 64) unter den Ausgangsanschlüssen 64, 65,
... wird durch die periodische Rechteckwelle 50, die an
den Energieauflade- /-entladeanschluss 66 angelegt
wird, und den logischen Zustand 51 (siehe 2E)
der i-ten Ausgangs-CMOS-Schaltung 63, der durch Bildinformationen
bestimmt wird (ein H-Niveau repräsentiert
eine Ausgabe; ein L-Niveau repräsentiert
eine Unterbrechung) gesteuert und besitzt eine Wellenform 52,
die auf Grund der kapazitiven Last integrierte Anstiegsflanken und
Abfallflanken zeigt. In 2F repräsentiert 55 den
Ladeprozess auf die Last und 56 repräsentiert den Entladeprozess
von der Last. In 2G ist 53 eine Stromwellenform
im i-ten Ausgangsanschluss 64. Die positive Richtung repräsentiert
den Ausgang vom Ausgangsanschluss 64. 57 repräsentiert
den Ladestrom an eine Elektrode 8 in vertikaler Richtung
entsprechend dem i-ten
Ausgangsanschluss 64. 58 repräsentiert den Entladestrom von der
Elektrode 8 in vertikaler Richtung entsprechend dem i-ten
Ausgangsanschluss 64.
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Das
erste Steuersignal C1 wird während
des Ausgabezeitraums, wenn die kapazitive Last 7 geladen
oder entladen werden soll, auf das L-Niveau und das zweite Steuersignal
C2 auf das H-Niveau gesetzt. Folglich wird der erste PMOS-Transistor 101 angeschaltet,
während
der zweite NMOS-Transistor 102 parallel zum ersten PMOS-Transistor 101 ebenfalls
angeschaltet wird. Andererseits wird der dritte NMOS-Transistor 103 ausgeschaltet.
Deshalb fließt der
Ladestrom 57 während
des Anstiegsprozesses der Versorgungswellenform durch einen Weg,
der in 1 mit 67 bezeichnet ist, d.h. von dem
Energieauflade-/-entladeanschluss 66 zur Elektrode 8 in
vertikaler Richtung durch den ersten PMOS-Transistor 101 und
den zweiten NMOS-Transistor 102, die sich im AN-Zustand
befinden, und dann durch den Ausgangsanschluss 64. Somit
wird die kapazitive Last 7 geladen. Andererseits fließt der Entladestrom 58 in umgekehrter
Richtung zum Strom der Aufladung während des Abfallprozesses der
Versorgungswellenform durch diesen Weg, d.h. von der kapazitiven Last 7 durch
den Ausgangsanschluss 64 und anschließend den ersten PMOS-Transistor 101 und
den zweiten NMOS-Transistor 102, die sich im AN-Zustand
befinden, zum Energieauflade-/-entladeanschluss 66. Der
zuvor erwähnte
parasitäre
bipolare Transistor 104 existiert unterhalb des ersten PMOS-Transistors 101,
aber der Emitter und die Basis des parasitären bipolaren Transistors 104 werden rückwärts betrieben,
da das Potential des Energieauflade-/-entladeanschlusses 66,
mit dem die Source-Elektrode 126 des ersten PMOS-Transistors 101 verbunden
ist, niedriger ist als das Potential des Versorgungsanschlusses 6 der
Hochpotentialseite, mit dem während
des Abfallprozesses der Versorgungswellenform die Schachtdiffusionsschicht 124 des p-Typs,
d.h. das Backgate 124, über die
Backgate-Elektrode 141 verbunden ist. Deshalb fließt der Entladestrom 58 nicht
einmal teilweise durch einen solchen parasitären bipolaren Transistor 104 zum Versorgungsanschluss 11 der
Niedrigpotentialseite. Somit wird im Wesentliche die gesamte Leistung,
die auf die kapazitive Last 7 geladen wurde, durch den Energieauflade-/-entladeanschluss 66 unabhängig vom
Stromverstärkungsfaktor
hFE des parasitären bipolaren
Transistors 104 gesammelt.
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Weil
sich nicht nur der erste PMOS-Transistor 101 im AN-Zustand
befindet, sondern auch der NMOS-Transistor 102 parallel
zum ersten PMOS-Transistor 101 sich
während
des Ausgabezeitraums im AN-Zustand befindet, wird auch der AN-Widerstand
des Lade-/Entlade-Wegs 67 niedrig gehalten, selbst wenn
sich das Potential des Energieauflade-/-entladeanschlusses 66 abhängig von
der Versorgungswellenform verändert.
Deshalb kann die Effizienz der Leistungssammlung erhöht werden.
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Es
sei bemerkt, dass die gesammelte Leistung zeitweilig gespeichert
wird und während
des nächsten
Anstiegs der Versorgungswellenform für das Laden verwendet wird.
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Während des
Unterbrechungszeitraums, wenn die kapazitive Last 7 nicht
aufgeladen oder entladen wird, wird das erste Steuersignal C1 auf
das H-Niveau und
das zweite Steuersignal C2 auf das L-Niveau gesetzt. Folglich werden
der erste PMOS-Transistor 101 und der zweite NMOS-Transistor 102 ausgeschaltet,
während
der dritte NMOS-Transistor 103 angeschaltet wird. Deshalb wird
der Lade-/Entlade-Weg 67 getrennt und das Potential des
Ausgangsanschlusses 64 wird niedrig und stabil gehalten.
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Bei
einer Halbleiterversorgungsvorrichtung 62B, wie sie in 5 dargestellt
ist, kann jedoch der dritte NMOS-Transistor 103 weggelassen
werden, um den Aufgabe der Ausgangsstufe zu vereinfachen. Dies liegt
daran, dass der dritte NMOS-Transistor 103 sich während des
Ausgabezeitraums im AUS-Zustand
befindet und nicht zur oben beschriebenen AN/AUS-Operation beiträgt. Bei
einer Halbleiterversorgungsvorrichtung 62C, wie sie in 6 dargestellt
ist, kann der zweite NMOS-Transistor 102 auch weggelassen
werden, um den Aufgabe der Ausgangsstufe zu vereinfachen. Bei einer
Halbleiterversorgungsvorrichtung 62D, die in 7 dargestellt ist,
können
auch der zweite NMOS-Transistor 102 und der dritte NMOS-Transistor 103 weggelassen werden,
um den Aufgabe der Ausgangsstufe weiter zu vereinfachen.
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Bei
einer Halbleiterversorgungsvorrichtung 62E, wie sie in 8 dargestellt
ist, können
auch die Gate-Elektrode des ersten PMOS-Transistors 101 und
die Gate-Elektrode des dritten NMOS-Transistors 103 getrennt
werden und das erste Steuersignal C1 und das dritte Steuersignal
C3 können
an die Gate-Elektrode des ersten PMOS-Transistors 101 bzw.
die Gate-Elektrode des dritten NMOS-Transistors 103 angelegt
werden. In diesem Fall ist das anzulegende dritte Steuersignal C3
gleichphasig zum ersten Steuersignal C1, wie in 9C und 9D gezeigt
ist. 9A, 9B, 9C, 9D, 9E, 9F, 9G und 9H zeigen
Wellenformen entsprechender Teile der Halbleiterversorgungsvorrichtung 62E.
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Es
sei bemerkt, dass, da der Versorgungsanschluss 11 der Niedrigpotentialseite
mit dem Erdungspotential 12 zu allen Zeiten verbunden ist,
der Betrieb der Niedrigspannungs-CMOS-Steuerschaltung (nicht dargestellt),
die auf dem Halbleitersubstrat 120 vorgesehen ist, niemals
unzuverlässig
wird.
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Im
oben beschriebenen Beispiel wird eine Rechteckwelle 50,
wie sie in 2 dargestellt ist, von der
Stromversorgungsspannungssteuerschaltung 3 an den Energieauflade-/-entladeanschluss 66 angelegt,
aber die anzulegenden Wellenformen sind nicht hierauf beschränkt. Eine
Wellenform mit periodischer Abstufung, wie sie in 4A dargestellt
ist, oder eine periodische Sägezahnwellenform,
wie sie in 4B dargestellt ist, können auch
angelegt werden.
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Es
ist nicht notwendig zu sagen, dass die Anzeigevorrichtung gemäß der vorliegenden
Erfindung auf all diejenigen Vorrichtungen angewendet werden kann,
die mit verschiedenen anderen Display-Panels mit einer kapazitiven
Last außer
einem ELDP ausgestattet sind.
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Weil
in der erfindungsgemäßen Anzeigevorrichtung
die Halbleitervorrichtung zum Versorgen des Display-Panels einen
ersten p-Kanal-MOS-Transistor aufweist, dessen Source-Elektrode
mit dem Energieauflade-/-entladeanschluss verbunden ist, dessen Drain-Elektrode
mit dem Ausgangsanschluss verbunden ist und dessen Backgate mit
dem Versorgungsanschluss der Hochpotentialseite verbunden ist, und
ein erstes Steuersignal, das anzeigt, dass der Transistor während des
Ausgabezeitraums, wenn die kapazitive Last aufgeladen und entladen
werden soll, angeschaltet werden sollte, an die Gate-Elektrode angelegt
wird, wird, wie nach dem oben Gesagten er sichtlich ist, der Entladestrom
nicht einmal teilweise durch den parasitären bipolaren Transistor zum
Versorgungsanschluss der Niedrigpotentialseite gezogen. Deshalb
kann im Wesentlichen die gesamte Leistung, die auf die kapazitive
Last geladen ist, unabhängig
vom Stromverstärkungsfaktor
des parasitären
bipolaren Transistors durch den Energieauflade-/-entladeanschluss
gesammelt werden. Demnach ist auch eine verdeckte Diffusionsschicht
oder dergleichen zum Reduzieren des Stromverstärkungsfaktors des parasitären bipolaren
Transistors im Chip nicht notwendig. Somit kann diese Halbleitervorrichtung
durch einen einfachen Herstellungsprozess gefertigt werden. Da der
Versorgungsanschluss der Niedrigpotentialseite mit dem Erdungspotential
zu allen Zeiten verbunden sein kann, wird auch der Betrieb der Steuerschaltung
niemals unzuverlässig, selbst
in dem Fall, bei dem eine Steuerschaltung zum Steuern des AN/AUS-Zustands
des ersten p-Kanal-MOS-Transistors
integral auf dem Halbleitersubstrat ausgebildet ist.
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In
einer Ausführungsform
besitzt die Halbleitervorrichtung einen zweiten NMOS-Transistor,
dessen Source-Elektrode mit dem Energieauflade-/-entladeanschluss
verbunden ist, dessen Drain-Elektrode mit dem Ausgangsanschluss
verbunden ist, und ein zweites Steuersignal, das gegenphasig zum
ersten Steuersignal ist, wird an die Gate-Elektrode angelegt. In
diesem Fall kann der AN-Widerstand des Lade-/Entlade-Wegs niedrig
gehalten werden, selbst wenn das Potential des Energieauflade-/-entladeanschlusses
sich abhängig
von der Versorgungswellenform verändert. Deshalb kann die Effizienz
der Leistungssammlung erhöht
werden.
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In
einer Ausführungsform
besitzt die Halbleitervorrichtung einen dritten NMOS-Transistor,
dessen Source-Elektrode mit dem Versorgungsanschluss der Niedrigpotentialseite
verbunden ist und dessen Drain-Elektrode mit dem Ausgangsanschluss verbunden
ist, und das dritte Steuersignal, das gleichphasig mit dem ersten
Steuersignal ist, wird an die Gate-Elektrode angelegt. In diesem
Fall kann das Potential des Ausgangsanschlusses während des Unterbrechungszeitraums,
wenn die kapazitive Last nicht geladen oder entladen wird, niedrig
und stabil sein.
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Weil
das erste Steuersignal und das dritte Steuersignal in der Anzeigevorrichtung
gemäß einer anderen
Ausführungsform
dasselbe Signal darstellen, wird die Steuerung einfach. Der Aufgabe
der Steuerschaltung kann auch vereinfacht werden.