KR970029292A - 디스플레이 패널 구동회로 - Google Patents

디스플레이 패널 구동회로 Download PDF

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료 세끼구찌
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신 후지모리
세이사꾸 미나미바야시
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상요 덴기 가부시끼가이샤
이데이 노브유끼
소니 가부시끼가이샤
가네꼬 히사시
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Abstract

디스플레이 패널 구동회로는 각 구동전극에 각각 설치된 복수개의 전극단위 드라이버, 전력회수 공통선, 전력방출 공통선, 전력회수 공통선 및 전력방출 공통선에 일단이 각각 접속된 제1 및 제2코일, 및 일단이 제1 및 제2코일의 타단에 공통접속된 커패시터를 구비한다. 각 전극단위 드라이버 회로는 해당 구동전극으로부터 전력회수선으로 회수전류를 회수하도록 온오프 제어된 제1스위치, 해당 구동전극을 저전위 전원선에 선택적으로 접속하도록 온오프 제어된 제2스위치, 전력방출선으로부터 해당 구동전극으로 회수된 전류를 공급하도록 온오프 제어된 제3스위치, 및 고전위 전원선을 해당 구동전극에 선택적으로 접속하도록 온오프 제어된 제4스위치를 구비한다. 전력회수 공통선은 모든 전극단위 드라이버 회로의 전력회수선에 공통접속되며, 전력방출 공통선은 모든 전극단위 드라이버 회로의 전력방출선에 공통접속된다. 각 전극단위 드라이버 회로의 제1 내지 제4 스위치는 각 전극단위 드라이버 회로가 다른 전극단위 드라이버 회로의 동작과 동시에 전력회수동작 및 전력방출동작을 수행하도록 제어된다. 즉, 전력회수/방출은 디스플레이 셀 유지방전 구동기간에서 뿐만 아니라 디스플레이 데이터 기입기간에도 실행될 수 있다.

Description

디스플레이 패널 구동회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 디스플레이 패널 구동회로의 일예의 전체적인 구성을 도시하는 블록도.
제4도는 제3도에 도시된 디스플레이 패널 구동회로의 데이터전극 구동회로의 회로도.
제5도는 제3도에 도시된 디스플레이 패널 구동회로의 주사전극 구동회로의 회로도.

Claims (10)

  1. 행렬형태로 놓인 다수의 디스플레이 셀을 포함하며 서로 독립인 복수개의 구동전극을 구비하며 용량성부하로 이루어진 디스플레이 패널 구동회로에 있어서, 상기 구동회로는 AC 구동펄스에 의해 상기 복수개의 구동전극 각각을 구동하며 상기 용량성부하에 의한 반응전력을 회수하여 다음 구동펄스와 함께 상기 회수된 전력을 공급하여 구동효율을 향상시키며, 상기 해당 구동전극의 한 개와 전력회수선 사이에 접속되며, 상기 해당 구동전극으로부터 상기 반응전력에 해당하는 회수전류를 회수하도록 온오프 제어된 제1스위치, 상기 해당 구동전극과 저전위 전원선 사이에 접속되며, 상기 해당 구동전극을 상기 저전위 전원선에 선택적으로 접속하도록 온오프 제어된 제2스위치, 상기 해당 구동전극과 전력방출선 사이에 접속되며, 상기 해당 구동전극에 회수된 전류를 공급하도록 온오프 제어된 제3스위치, 및 상기 해당 구동전극과 고전위 전원선 사이에 접속되며, 상기 고전위 전원선을 상기 해당 구동전극에 선택적으로 접속하도록 온오프 제어된 제4스위치를 각각 포함하는 상기 구동전극 각각에 설치된 복수개의 전극단위 드라이버 회로와, 상기 복수개의 전극단위 드라이버 회로의 상기 전력회수선에 공통접속된 제1공통선과, 상기 복수개의 전극단위 드라이버 회로의 상기 전력방출선에 공통 접속된 제2공통선과, 일단이 상기 제1 및 제2공통선에 각각 접속된 제1 및 제2인덕터와, 일단이 상기 제1 및 제2인덕터의 타단에 공통접속되며 타단이 소정 전위에 접속된 제1커패시터와, 상기 각 복수개의 전극단위 드라이버 회로의 상기 제1 내지 제4스위치에 스위치 제어신호를 공급하는 드라이버 제어회로를 구비하는 것을 특징으로 하는 디스플레이 패널 구동회로.
  2. 제1항에 있어서, 상기 디스플레이 패널은 형렬 형태로 놓인 다수의 디스플레이 셀, 상기 디스플레이 셀의 상기 행렬의 복수의 행을 따라 배열된 상호 독립인 복수개의 데이터전극, 및 상기 디스플레이 셀의 상기 행렬의 열을 따라 배열된 상호 독립인 복수개의 주사전극을 포함하는 AC 구동형 플라즈마 디스플레이 패널이며, 상기 디스플레이 구동회로는 상기 각 데이터전극에 데이터 구동펄스를 공급하는 데이터전극 구동회로 및 상기 각 주사전극에 주사구동펄스를 공급하는 주사전극 구동회로를 포함하며, 상기 데이터전극 구동회로는 상기 각 데이터전극에 설치되어 제1드라이버 제어신호에 따라 데이터전극 구동전압을 타 데이터전극과 독립인 해당 데이터전극에 공급하며, 상기 타 데이터전극과 독립인 상기 해당 데이터전극에 대한 전력회수 및 방출동작을 수행하는 제1의 상기 전극단위 드라이버회로, 상기 전극단위 드라이버 회로의 상기 전력회수선 및 상기 전력방출선에 공통접속된 상기 제1공통선 및 상기 제2공통선, 일단이 상기 제1 및 제2공통선에 각각 접속된 상기 제1 및 제2인덕터, 일단이 상기 제1 및 제2인덕터의 타단에 공통접속되며 타단이 상기 소정전위에 접속된 상기 제1커패시터, 및 입력데이터 신호에 따라 상기 제1드라이버 제어신호를 발생하는 제1드라이버 제어회로를 구비하며, 상기 주사전극 구동회로는, 상기 각 주사전극에 설치되어 제2드라이버 제어신호에 따라 주사전극 구동전압을 타 주사전극과 독립인 해당 주사전극에 공급하며, 상기 타 주사전극과 독립인 상기 해당 주사전극에 대한 전력회수 및 방출동작을 수행하는 제2의 상기 전극단위 드라이버회로, 상기 전극단위 드라이버 회로의 상기 전력회수선 및 상기 전력방출선에 공통접속된 제3공통선 및 제4공통선, 일단이 상기 제3공통선에 각각 접속된 제3 및 제5인덕터, 일단이 상기 제4공통선에 각각 접속된 제4 및 제6인덕터, 일단이 상기 제3 및 제4인덕터의 타단에 공통접속된 제2커패시터, 일단이 상기 제5 및 제6인덕터의 타단에 공통접속된 제3커패시터, 일단이 상기 제2커패시터의 타단에 접속되며 타단이 상기 소정전위에 접속된 제1스위치, 일단이 상기 제3커패시터의 타단에 접속되며 타단이 상기 소정전위에 접속된 제2스위치, 및 입력주사 신호에 따라 상기 제2드라이버 제어신호를 발생하며, 주사전극 구동상태에 따라 상기 제2스위치 및 상기 제3스위치를 교대로 폐쇄하는 제2드라이버제어회로를 구비하는 것을 특징으로 하는 디스플레이 패널 구동회로.
  3. 제1항에 있어서, 상기 드라이버 제어회로는, 클록신호로 동기화한 구동데이터신호를 순서대로 수신하여 "s"가 일 이상의 정수인 경우, "s"비트의 제1레지스터 신호를 동시에 출력하는 "s"단 시프트 레지스터로 이루어진 제1레지스터, 래치제어신호에 따라 상기 제1레지스터로부터 "s"비트의 상기 제1레지스터 신호를 동시에 래치하며, "s"비트의 제2레지스터 신호를 출력하는 "s"개의 래치회로로 이루어진 제2레지스터, 상기 제1 및 제2레지스터 신호의 한 쌍의 상호 해당 비트를 각각 수신하여 상기 구동데이터신호의 논리적인 천이를 검출하여 천이검출신호를 발생하는 "s"개의 배타적 OR 게이트, 회수/방출 제어신호 및 상기 "s"개의 배타적 OR게이트의 해당 배타적 OR 게이트의 상기 천이검출신호를 각각 수신하여 제1제어펄스를 발생하는 "s"개의 논리회로, 및 상기 "s"개의 논리회로의 상기 해당 논리회로 제1제어펄스와 해당 비트의 상기 제2레지스터 신호를 각각 수신하여, 상기 드라이버 제어회로의 상기 전극단위 드라이버 회로의 해당 전극단위 드라이버회로의 상기 제1 내지 제4스위치에 대한 제1 내지 제4온오프 제어신호를 발생하는 "s"개의 디코더를 구비하는 것을 특징으로 하는 디스플레이 패널 구동회로.
  4. 제3항에 있어시, 상기 회수/방출 제어신호가 활성레벨인 기간동안, 상기 드라이버 제어회로는 상기 제1레지스터 신호가 상기 제2레지스터로 래치되는 것을 방지하며, 전력회수동작 및 전력방출동작의 실행으로부터 소정 시간의 경과후, 상기 드라이버 제어회로가 상기 제2레지스터를 상기 제1레지스터 신호로 래치하여, 상기 구동데이터 신호에서 논리레벨 천이가 발생하지 않을 경우, 전력회수동작 또는 전력방출동작이 실행되지 않는 것을 특징으로 하는 디스플레이 패널 구동회로.
  5. 제3항에 있어서, 상기 드라이버 제어회로는 극성제어신호 및 해당 비트의 상기 제2레지스터 신호를 각각 수신하여, 제2제어펄스를 발생하는 "s"개의 제2배타적 OR 게이트를 또한 포함하며, 상기 "s"개의 디코더 각각은 상기 "s"개의 논리회로의 상기 해당 논리회로의 상기 제2제어펄스와 상기 "s"개의 제2배타적 OR 게이트의 해당 제2배타적 OR 게이트의 상기 제2제어펄스를 수신하여, 상기 모든 전극단위 드라이버회로가 상기 극성제어신호를 제어함으로서 동일한 동작을 동시에 수행하는 것을 특징으로 하는 디스플레이 패널 구동회로.
  6. 제2항에 있어서, 상기 제2드라이버 제어회로는 클록신호로 동기화한 주사데이터신호를 순서대로 수신하여 "s"가 일 이상의 정수인 경우, "s"비트의 제1레지스터 신호를 동시에 출력하는 "s"단 시프트 레지스터로 이루어진 제1레지스터, 래치제어신호에 따라 상기 제1레지스터로부터 "s"비트의 상기 제1레지스터 신호를 동시에 래치하며, "s"비트의 제2레지스터 신호를 출력하는 "s"개의 래치회로로 이루어진 제2레지스터, 상기 제1 및 제2레지스터신호의 한 쌍의 상호 해당 비트를 각각 수신하여 상기 주사데이터신호의 논리적인 천이를 검출하여 천이검출신호를 발생하는 "s"개의 배타적 OR 게이트, 회수/방출 제어신호 및 상기 "s"개의 배타적 OR게이트의 해당 배타적 OR 게이트의 상기 천이검출신호를 각각 수신하여 제1제어펄스를 발생하는 "s"개의 논리 회로, 및 상기 "s"개의 논리회로의 해당 논리회로의 상기 제1제어펄스와 해당 비트의 상기 제2레지스터 신호를 각각 수신하여, 상기 제2드라이버 제어회로의 상기 전극단위 드라이버 회로의 해당 전극단위 드라이버회로의상기 제1 내지 제4스위치에 대한 제1 내지 제4온오프 제어신호를 발생하는 "s"개의 디코더를 구비하는 것을 특징으로 하는 디스플레이 패널 구동회로.
  7. 제6항에 있어서, 상기 제2드라이버 제어회로는 극성제어신호 및 해당 비트의 상기 제2레지스터 신호를 각각 수신하여, 제2제어펄스를 발생하는 "s"개의 제2배타적 OR 게이트를 또한 포함하며, 상기 "s"개의 디코더 각각은 상기 "s"개의 논리회로의 상기 해당 논리회로의 상기 제1제어펄스와 상기 "s"개의 제2배타적 OR 게이트의 해당 제2배타적 OR 게이트의 상기 제2제어펄스를 수신하여, 상기 모든 전극단위 드라이버회로가 상기 극성제어신호를 제어함으로서 동일한 동작을 동시에 수행하는 것을 특징으로 하는 디스플레이 패널 구동회로.
  8. 제2항에 있어서, 상기 제1드라이버 제어회로는, 클록신호로 동기화한 구동데이터신호로 동기화한 구동데이터신호를 순서대로 수신하여 "s"가 일 이상의 정수인 경우, "s"비트의 제1레지스터 신호를 병렬로 출력하는 "s"단 시프트 레지스터로 이루어진 제1레지스터, 래치제어신호에 따라 상기 제1레지스터로부터 "s"비트의 상기 제1레지스터 신호를 병렬로 래치하며, "s"비트의 제2레지스터 신호를 출력하는 "s"개의 래치회로로 이루어진 제2레지스터, 한 쌍의 상호 해당 비트의 상기 제1 및 제2레지스터신호를 각각 수신하여 상기 구동데이터신호의 논리적인 천이를 검출하여 천이검출신호를 발생하는 "s"개의 배타적 OR 게이트, 회수/방출 제어신호 및 상기 "s"개의 배타적 OR 게이트의 해당 배타적 OR 게이트 천이검출신호를 각각 수신하여 제1제어펄스를 발생하는 "s"개의 논리회로, 및 상기 "s"개의 논리회로의 상기 해당 논리회로 제1제어펄스와 해당 비트의 상기 제2레지스터 신호를 각각 수신하여, 상기 제1드라이버 제어회로의 상기 전극단위 드라이버 회로의 해당 전극단위 드라이버회로의 상기 제1 내지 제4스위치에 대한 제1 내지 제4온오프 제어신호를 발생시키는 "s"개의 디코더를 구비하는 것을 특징으로 하는 디스플레이 패널 구동회로.
  9. 제8항에 있어서, 상기 회수/방출 제어신호가 활성레벨인 기간동안, 상기 드라이버 제어회로는 상기 제1레지스터 신호가 상기 제2레지스터로 래치되는 것을 방지하며, 전력회수동작 및 전력방출동작의 실행으로부터 소정 시간의 경과후, 상기 드라이버 제어회로가 상기 제2레지스터를 상기 제1레지스터 신호로 래치하여, 상기 구동데이터 신호에서 논리레벨 천이가 발생하지 않을 경우, 전력회수동작 또는 전력방출동작이 실행되지 않는 것을 특징으로 하는 디스플레이 패널 구동회로.
  10. 제9항에 있어서, 상기 제1드라이버 제어회로는 극성제어신호 및 해당 비트의 상기 제2레지스터 신호를 각각 수신하여, 제2제어펄스를 발생시키는 "s"개의 제2배타적 OR 게이트를 또한 포함하며, 상기 "s"개의 디코더 각각은 상기 "s"개의 논리회로의 상기 해당 논리회로의 상기 제1제어펄스와 상기 "s"개의 제2배타적 OR 게이트의 해당 제2배타적 OR 게이트의 상기 제2제어펄스를 수신하여, 상기 모든 전극단위 드라이버회로가 상기 극성제어신호를 제어함으로서 동일한 동작을 병행하여 수행하는 것을 특징으로 하는 디스플레이 패널 구동회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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