JP3315897B2 - プラズマディスプレイパネルの駆動装置 - Google Patents
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Description
イパネルの駆動装置に関する。
示パネルとして、プラズマディスプレイパネル(以下、
PDPと称する)が知られており、製造コスト及び消費
電力の削減が要望されている。図1は、交流放電型PD
Pの概略構成図であり、PDP10は、行電極X1、
X2、X3、・・・、Xn からなるX行電極群とそれと対
をなす行電極Y1、Y2、Y3、・・・、YnからなるY行
電極群と、それらX行電極群及びY行電極群と直交する
列電極D1、D2、D3、・・・、Dm からなる列電極群
から構成されている。また、各電極の交点において放電
ガスが充填された放電セル9が形成されており、上記電
極に印加されるパルスにより所望の表示発光が行われ
る。
ずX行電極に走査パルスを印加し、列電極に同じタイミ
ングでデータパルスを印加して書き込み放電を行わせ
る。これにより,X−Y行電極対間に交互に印可される
維持パルスによって維持放電が可能となり、発光が維持
される。維持電極は電極間静電容量部を充放電させるこ
とで行われており、放電セルの発光の大部分がこの維持
放電によって行われている。それ故、PDP全体の消費
電力は維持放電期間に費やされる電力に大きく依存して
いる。特に大型パネルの駆動においては、電極間静電容
量が増大し、また駆動電源も大きくなってしまうので、
PDP装置全体の消費電力が増大してしまう。
失した無効電力を回収し、充電の際に再利用することで
維持放電に費やす電力を削減する電荷回収型駆動回路が
提案されている。図2において、X行電極郡(X1〜Xn
を共に接続し共通電極としている)は電荷回収型維持パ
ルス発生回路20に接続されている。Y行電極駆動回路
21は、駆動パルス発生回路として電荷回収型維持パル
ス発生回路20、及び、図示しない走査パルス・消去パ
ルス・リセットパルス発生回路を含んでいる。
によって発生される維持パルスのタイミングチャートで
あり、以下に維持放電期間における維持パルスの生成過
程を、図2及び図3を参照して説明する。まず、期間t
1において、SW1、SW2、及びSW4が共にオフ、
SW3がオンとなり、行電極XはGNDレベルにクラン
プされる。
と、コイルL1及びダイオードD1を通してPDPの放
電セルに電荷回収コンデンサC1の充電電流が供給され
(t2)、続けて、SW1をオフ、SW4をオンとする
と、各行電極Xは電源22から供給される維持パルス電
圧VDにクランプされる(t3)。次に、SW4をオフ、
SW2をオンとすると、PDPの放電セルからの放電電
流がコイルL2及びダイオードD2を通してコンデンサ
C1に充電され(t4)、続けてSW2をオフ、SW3
をオンとすると、行電極XはGNDレベルにクランプさ
れる(t5)。
極に連続した維持パルスを供給することができる。Y行
電極においても同様な動作により維持パルスが生成され
るが、生成タイミングはX行電極と半周期ずれており、
これにより、X−Y行電極対間の面放電を可能としてい
る。
型維持パルス発生回路において、例えば行電極が維持パ
ルス電圧VDにクランプされている期間(t3)、スイッ
チを制御するスイッチ制御回路に誤動作や外部からのノ
イズなどが生じ、行電極をGNDレベルにクランプさせ
るスイッチ(SW3)をオンにするようなスイッチ制御
信号が発生すると、電荷回収型維持パルス発生回路が短
絡状態になってしまうという欠点があった。
回収型維持パルス発生回路における各スイッチを制御す
るスイッチ制御回路と電荷回収型維持パルス発生回路と
の間に、スイッチ制御回路からの各種スイッチ制御信号
を所望のスイッチ信号のみとなるように一義的に制御す
る保護ゲート回路を設けていることを特徴としている。
好適な実施例に基づいて本発明を詳細に説明する。図4
において、電荷回収型維持パルス発生回路20は図2の
回路と実質的に同じ回路構成を有するが、図4では、ス
イッチ部を形成するSW1〜SW4をFETスイッチン
グ素子FSW1〜FSW4に対応して設けている。スイ
ッチ制御回路23からの各スイッチ制御信号線(S1a
〜S4a)は、保護ゲート回路24に接続され、保護ゲ
ート回路24からのスイッチ制御信号線(S1b〜S4
b)は、各FETスイッチング素子(FSW1〜FSW
4)のゲート端子に接続されている。ここで、S1a〜
S4a、S1b〜S4b及びFSW1〜FSW4の各数
字は互いに対応しており、例えば、スイッチ制御回路2
3からFETスイッチング素子FSW1への信号は、信
号線S1a、S1bを通って供給される。
す論理回路図であり、図3のタイミングチャートを参照
して以下にこの回路の動作を説明する。まず、誤動作及
び外部からのノイズのない正常なスイッチ制御信号が保
護ゲート回路24に受信された場合を考える。ここで、
図3のSW1〜SW4をFSW1〜FSW4と読み替え
るものとする。図3の期間t1において、FSW1、F
SW2、FSW4が共にオフ、FSW3がオンとなるよ
うなスイッチ制御信号に対して、保護ゲート回路への信
号入力線(S1a〜S4a)上の信号レベルは、それぞ
れ、“L”、“L”、“H”、“L”となり、ANDゲ
ート30の入力は、S1aからの信号“L”とインバー
タ34〜36を介したS2a〜S4aからの信号
“H”、“L”、“H”となり、ANDゲート30の出
力は“L”となって、FETスイッチング素子FSW1
のゲートにオフ信号が入力される。ANDゲート31の
入力は、S2aからの信号“L”とインバータ37〜3
9を介したS1a、S3a、S4aからの信号“H”、
“L”、“H”となり、ANDゲート31の出力は
“L”となって、FETスイッチング素子FSW2のゲ
ートにオフ信号が入力される。ANDゲート32におい
ては、S3aからの信号及びインバータ40〜42を介
したS1a、S2a、S4aからの信号が共に“H”と
なり、ANDゲート32の出力は“H”となって、FE
Tスイッチング素子FSW3のゲートにオン信号が入力
される。ANDゲート33の入力は、S4aからの信号
“L”とインバータ43〜45を介したS1a〜S3a
からの信号が“H”、“H”、“L”となり、ANDゲ
ート33の出力は“L”となって、FETスイッチング
素子FSW4のゲートにオフ信号が入力される。以上、
期間t1における保護ゲート回路24の出力S1b〜S
4bは、それぞれ“L”、“L”、“H”、“L”とな
り、スイッチ制御回路23からのスイッチ制御信号S1
a〜S4aの“L”、“L”、“H”、“L”と同じで
ある。その他の期間t2〜t5についても、正常なスイッ
チ制御信号が受信された場合においては、上記と同様の
動作により、スイッチ制御回路からの信号と同じ信号が
各FETスイッチング素子に供給される。
部からのノイズなどにより異常なスイッチ制御信号が保
護ゲート回路24に受信された場合を考える。例えば、
図3の期間t3におけるS1a〜S4aのスイッチ制御
信号“L”、“L”、“L”、“H”が、“L”、
“L”、“H”、“H”となった時、つまり、この期間
において、本来“L”レベルであるはずのS3aの信号
が“H”レベルとなって保護ゲート回路24に入力され
た場合、ANDゲート30の入力は、S1aからの信号
“L”とインバータ34〜36を介したS2a〜S4a
からの信号“H”、“L”、“L”となり、ANDゲー
ト30の出力は“L”となって、FETスイッチング素
子FSW1のゲートにオフ信号が入力される。ANDゲ
ート31の入力は、S2aからの信号“L”とインバー
タ37〜39を介したS1a、S3a、S4aからの信
号“H”、“L”、“L”となり、ANDゲート31の
出力は“L”となって、FETスイッチング素子FSW
2のゲートにオフ信号が入力される。ANDゲート32
の入力は、S3aからの信号“H”とインバータ40〜
42を介したS1a、S2a、S4aからの信号
“H”、“H”、“L”となり、ANDゲート32の出
力は“L”となって、FETスイッチング素子FSW3
のゲートにオフ信号が入力される。ANDゲート33の
入力は、S4aからの信号“H”とインバータ43〜4
5を介したS1a〜S3aからの信号“H”、“H”、
“L”となり、ANDゲート33の出力は“L”となっ
て、FETスイッチング素子FSW4のゲートにオフ信
号が入力される。以上、期間t3における保護ゲート回
路24の出力S1b〜S4bは、共に“L”となり、ス
イッチ制御回路23からのS3a及びS4aのスイッチ
制御信号“H”が共に“L”となって、FETスイッチ
ング素子FSW3及びFSW4のゲートに入力される。
つまり、図5の論理回路は、スイッチ制御回路から、オ
ンすべきスイッチ以外のスイッチにオン制御信号が送信
された場合、全てのスイッチへのスイッチ制御信号を強
制的にオフせしめている。これにより、図3のタイミン
グチャートにおいて想定していない複数のスイッチの同
時オンという状態を、スイッチ全てをオフにすることで
回避できる。
図6に示す論理回路を第1の実施例と同様に説明する。
まず、誤動作及び外部からのノイズのない正常なスイッ
チ制御信号が保護ゲート回路24に受信された場合を考
える。図3の期間t1において、FSW1、FSW2、
FSW4が共にオフ、FSW3がオンとなるようなスイ
ッチ制御信号に対して、保護ゲート回路への信号入力線
(S1a〜S4a)上の信号レベルは、それぞれ、
“L”、“L”、“H”、“L”となる。S1a、S2
a、S4aは共にS1b、S2b、S4bに接続され、
スイッチ制御回路からのスイッチ制御信号が直接にFE
Tスイッチング素子FSW1、FSW2、FSW4の各
ゲートに入力される。FETスイッチング素子FSW3
への入力は、ANDゲート50の出力から供給される。
ANDゲート50において、S3aからの信号“H”、
及びインバータ51〜53を介したS1a、S2a、S
4aからの信号が共に“H”の入力となり、出力は
“H”となって、FETスイッチング素子FSW3のゲ
ートにオン信号が入力される。よって、期間t1におけ
る保護ゲート回路24の出力S1b〜S4bは、それぞ
れ“L”、“L”、“H”、“L”となり、スイッチ制
御回路23からのスイッチ制御信号S1a〜S4aの
“L”、“L”、“H”、“L”と同じである。その他
の期間t2〜t5についても、正常なスイッチ制御信号が
受信された場合においては、上記と同様の動作により、
スイッチ制御回路からの信号と同じ信号が各FETスイ
ッチング素子に供給される。
止する目的において、FSW3がオンされるべきでない
期間にスイッチ制御回路の誤動作または外部からのノイ
ズなどにより、FSW3をオンせしめるような異常なス
イッチ制御信号が保護ゲート回路24に受信された場合
を考える。第1の実施例と同様に、例えば、図3の期間
t3におけるS1a〜S4aのスイッチ制御信号
“L”、“L”、“L”、“H”が、“L”、“L”、
“H”、“H”となった時、ANDゲート50の入力
は、S3aからの信号“H”とインバータ51〜53を
介したS1a、S2a、S4aからの信号“H”、
“H”、“L”によって、ANDゲート50の出力は
“L”となり、FETスイッチング素子FSW3のゲー
トにオフ信号が入力される。よって、期間t3における
保護ゲート回路24の出力S1b〜S4bは、それぞれ
“L”、“L”、“L”、“H”となり、スイッチ制御
回路23からのS3aの誤動作スイッチ制御信号“H”
が“L”となって、FETスイッチング素子FSW3の
ゲートに入力される。つまり、図6の論理回路は、維持
パルス発生回路にとって致命的な動作を与える可能性の
あるFETスイッチング素子FSW3にのみ注目して、
FSW3がオンされるべき期間以外の期間においてのF
SW3のゲートへのオン信号を禁止している。これによ
り、維持パルス発生回路の想定していない短絡状態を回
避でき、なおかつ、維持パルス発生回路への正常なスイ
ッチ制御信号を供給できる。
回路は、例えばORゲートを用いた等価回路を用いても
よい。また、論理回路に代えてマイコン等のプログラム
によりスイッチ制御回路からの制御信号を監視し、FE
Tスイッチング素子へ正常なスイッチ信号を供給しても
よい。
パルス発生回路と該回路中のスイッチング素子にスイッ
チ制御信号を与えるスイッチ制御回路との間に保護ゲー
ト回路を設けることにより、スイッチ制御回路の誤動作
による誤ったスイッチ制御信号のスイッチング素子への
入力を禁止し、特に電荷回収型維持パルス発生回路の望
まないタイミングでの短絡を防止できる。
す図である。
図である。
ルス生成のタイミングチャートを示す図である。
例を示す論理回路図である。
例を示す論理回路図である。
Claims (2)
- 【請求項1】 複数の行電極と、前記行電極と直交する
方向に配列されて各交点において放電セルを形成する複
数の列電極とを備えたプラズマディスプレイパネルの駆
動装置であって、 前記行電極と少なくとも2つの所定電位との間を択一的
に接続することにより、電極駆動パルスを生成してこれ
を前記行電極に供給する複数のスイッチから成る電極駆
動パルス生成回路と、 前記電極駆動パルスの生成のために所定のタイミングに
て制御する複数のスイッチ制御パルス列を生成してこれ
を前記複数のスイッチの各々に供給するスイッチ制御パ
ルス列生成回路と、 前記電極駆動パルス生成回路と前記スイッチ制御パルス
列生成回路との間に設けられ、前記複数のスイッチ制御
パルス列のうちの少なくとも2列のパルスが同時に存在
する期間が生じないように前記複数のスイッチ制御パル
ス列を中継する中継論理回路と、を含むことを特徴とす
るプラズマディスプレイパネルの駆動装置。 - 【請求項2】 複数の行電極と、前記行電極と直交する
方向に配列されて各交点において放電セルを形成する複
数の列電極とを備えたプラズマディスプレイパネルの駆
動装置であって、 前記行電極と所定の電位とを接続する第1のスイッチ
と、前記行電極と電荷回収用キャパシタをインダクタと
ダイオードから成る直列枝を介して接続する第2のスイ
ッチと、前記行電極と前記電荷回収用キャパシタをイン
ダクタと前記ダイオードとは逆極性のダイオードから成
る直列枝を介して接続する第3のスイッチと、前記行電
極と基準電位とをダイオードを介して接続する第4のス
イッチとを備えた電極駆動パルス生成回路と、 前記第1乃至第4のスイッチの各々を所定のタイミング
に応じて択一的にオンとする4列のスイッチ制御パルス
列を生成するスイッチ制御パルス列生成回路と、 前記電極駆動パルス生成回路と前記スイッチ制御パルス
列生成回路との間に設けられ、前記4列のスイッチ制御
パルス列のうちの少なくとも2列のパルスが同 時に存在
する期間が生じないように前記4列のスイッチ制御パル
ス列を中継する中継論理回路と、を含むことを特徴とす
るプラズマディスプレイパネルの駆動装置。
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