JP3315897B2 - プラズマディスプレイパネルの駆動装置 - Google Patents
プラズマディスプレイパネルの駆動装置Info
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Description
【０００１】
【発明の属する技術分野】本発明はプラズマディスプレ
イパネルの駆動装置に関する。
イパネルの駆動装置に関する。
【０００２】
【従来の技術】 薄型化及び大画面化が比較的容易な表
示パネルとして、プラズマディスプレイパネル（以下、
ＰＤＰと称する）が知られており、製造コスト及び消費
電力の削減が要望されている。図１は、交流放電型ＰＤ
Ｐの概略構成図であり、ＰＤＰ１０は、行電極Ｘ1、
Ｘ2、Ｘ3、・・・、Ｘn からなるＸ行電極群とそれと対
をなす行電極Ｙ1、Ｙ2、Ｙ3、・・・、ＹnからなるＹ行
電極群と、それらＸ行電極群及びＹ行電極群と直交する
列電極Ｄ1、Ｄ2、Ｄ3、・・・、Ｄm からなる列電極群
から構成されている。また、各電極の交点において放電
ガスが充填された放電セル９が形成されており、上記電
極に印加されるパルスにより所望の表示発光が行われ
る。
示パネルとして、プラズマディスプレイパネル（以下、
ＰＤＰと称する）が知られており、製造コスト及び消費
電力の削減が要望されている。図１は、交流放電型ＰＤ
Ｐの概略構成図であり、ＰＤＰ１０は、行電極Ｘ1、
Ｘ2、Ｘ3、・・・、Ｘn からなるＸ行電極群とそれと対
をなす行電極Ｙ1、Ｙ2、Ｙ3、・・・、ＹnからなるＹ行
電極群と、それらＸ行電極群及びＹ行電極群と直交する
列電極Ｄ1、Ｄ2、Ｄ3、・・・、Ｄm からなる列電極群
から構成されている。また、各電極の交点において放電
ガスが充填された放電セル９が形成されており、上記電
極に印加されるパルスにより所望の表示発光が行われ
る。
【０００３】このようなＰＤＰ１０を駆動するには、ま
ずＸ行電極に走査パルスを印加し、列電極に同じタイミ
ングでデータパルスを印加して書き込み放電を行わせ
る。これにより，Ｘ−Ｙ行電極対間に交互に印可される
維持パルスによって維持放電が可能となり、発光が維持
される。維持電極は電極間静電容量部を充放電させるこ
とで行われており、放電セルの発光の大部分がこの維持
放電によって行われている。それ故、ＰＤＰ全体の消費
電力は維持放電期間に費やされる電力に大きく依存して
いる。特に大型パネルの駆動においては、電極間静電容
量が増大し、また駆動電源も大きくなってしまうので、
ＰＤＰ装置全体の消費電力が増大してしまう。
ずＸ行電極に走査パルスを印加し、列電極に同じタイミ
ングでデータパルスを印加して書き込み放電を行わせ
る。これにより，Ｘ−Ｙ行電極対間に交互に印可される
維持パルスによって維持放電が可能となり、発光が維持
される。維持電極は電極間静電容量部を充放電させるこ
とで行われており、放電セルの発光の大部分がこの維持
放電によって行われている。それ故、ＰＤＰ全体の消費
電力は維持放電期間に費やされる電力に大きく依存して
いる。特に大型パネルの駆動においては、電極間静電容
量が増大し、また駆動電源も大きくなってしまうので、
ＰＤＰ装置全体の消費電力が増大してしまう。
【０００４】そこで、維持放電期間中の放電によって損
失した無効電力を回収し、充電の際に再利用することで
維持放電に費やす電力を削減する電荷回収型駆動回路が
提案されている。図２において、Ｘ行電極郡（Ｘ1〜Ｘn
を共に接続し共通電極としている）は電荷回収型維持パ
ルス発生回路２０に接続されている。Ｙ行電極駆動回路
２１は、駆動パルス発生回路として電荷回収型維持パル
ス発生回路２０、及び、図示しない走査パルス・消去パ
ルス・リセットパルス発生回路を含んでいる。
失した無効電力を回収し、充電の際に再利用することで
維持放電に費やす電力を削減する電荷回収型駆動回路が
提案されている。図２において、Ｘ行電極郡（Ｘ1〜Ｘn
を共に接続し共通電極としている）は電荷回収型維持パ
ルス発生回路２０に接続されている。Ｙ行電極駆動回路
２１は、駆動パルス発生回路として電荷回収型維持パル
ス発生回路２０、及び、図示しない走査パルス・消去パ
ルス・リセットパルス発生回路を含んでいる。
【０００５】図３は電荷回収型維持パルス発生回路２０
によって発生される維持パルスのタイミングチャートで
あり、以下に維持放電期間における維持パルスの生成過
程を、図２及び図３を参照して説明する。まず、期間ｔ
1において、ＳＷ１、ＳＷ２、及びＳＷ４が共にオフ、
ＳＷ３がオンとなり、行電極ＸはＧＮＤレベルにクラン
プされる。
によって発生される維持パルスのタイミングチャートで
あり、以下に維持放電期間における維持パルスの生成過
程を、図２及び図３を参照して説明する。まず、期間ｔ
1において、ＳＷ１、ＳＷ２、及びＳＷ４が共にオフ、
ＳＷ３がオンとなり、行電極ＸはＧＮＤレベルにクラン
プされる。
【０００６】次に、ＳＷ３をオフ、ＳＷ１をオンとする
と、コイルＬ１及びダイオードＤ１を通してＰＤＰの放
電セルに電荷回収コンデンサＣ１の充電電流が供給され
（ｔ2）、続けて、ＳＷ１をオフ、ＳＷ４をオンとする
と、各行電極Ｘは電源２２から供給される維持パルス電
圧ＶDにクランプされる（ｔ3）。次に、ＳＷ４をオフ、
ＳＷ２をオンとすると、ＰＤＰの放電セルからの放電電
流がコイルＬ２及びダイオードＤ２を通してコンデンサ
Ｃ１に充電され（ｔ4）、続けてＳＷ２をオフ、ＳＷ３
をオンとすると、行電極ＸはＧＮＤレベルにクランプさ
れる（ｔ5）。
と、コイルＬ１及びダイオードＤ１を通してＰＤＰの放
電セルに電荷回収コンデンサＣ１の充電電流が供給され
（ｔ2）、続けて、ＳＷ１をオフ、ＳＷ４をオンとする
と、各行電極Ｘは電源２２から供給される維持パルス電
圧ＶDにクランプされる（ｔ3）。次に、ＳＷ４をオフ、
ＳＷ２をオンとすると、ＰＤＰの放電セルからの放電電
流がコイルＬ２及びダイオードＤ２を通してコンデンサ
Ｃ１に充電され（ｔ4）、続けてＳＷ２をオフ、ＳＷ３
をオンとすると、行電極ＸはＧＮＤレベルにクランプさ
れる（ｔ5）。
【０００７】以上の動作を繰り返すことにより、各行電
極に連続した維持パルスを供給することができる。Ｙ行
電極においても同様な動作により維持パルスが生成され
るが、生成タイミングはＸ行電極と半周期ずれており、
これにより、Ｘ−Ｙ行電極対間の面放電を可能としてい
る。
極に連続した維持パルスを供給することができる。Ｙ行
電極においても同様な動作により維持パルスが生成され
るが、生成タイミングはＸ行電極と半周期ずれており、
これにより、Ｘ−Ｙ行電極対間の面放電を可能としてい
る。
【０００８】
【発明が解決しようとする課題】 上記従来の電荷回収
型維持パルス発生回路において、例えば行電極が維持パ
ルス電圧ＶDにクランプされている期間（ｔ3）、スイッ
チを制御するスイッチ制御回路に誤動作や外部からのノ
イズなどが生じ、行電極をＧＮＤレベルにクランプさせ
るスイッチ（ＳＷ３）をオンにするようなスイッチ制御
信号が発生すると、電荷回収型維持パルス発生回路が短
絡状態になってしまうという欠点があった。
型維持パルス発生回路において、例えば行電極が維持パ
ルス電圧ＶDにクランプされている期間（ｔ3）、スイッ
チを制御するスイッチ制御回路に誤動作や外部からのノ
イズなどが生じ、行電極をＧＮＤレベルにクランプさせ
るスイッチ（ＳＷ３）をオンにするようなスイッチ制御
信号が発生すると、電荷回収型維持パルス発生回路が短
絡状態になってしまうという欠点があった。
【０００９】
【課題を解決するための手段】 本発明によれば、電荷
回収型維持パルス発生回路における各スイッチを制御す
るスイッチ制御回路と電荷回収型維持パルス発生回路と
の間に、スイッチ制御回路からの各種スイッチ制御信号
を所望のスイッチ信号のみとなるように一義的に制御す
る保護ゲート回路を設けていることを特徴としている。
回収型維持パルス発生回路における各スイッチを制御す
るスイッチ制御回路と電荷回収型維持パルス発生回路と
の間に、スイッチ制御回路からの各種スイッチ制御信号
を所望のスイッチ信号のみとなるように一義的に制御す
る保護ゲート回路を設けていることを特徴としている。
【００１０】
【発明の実施の形態】 以下、図面を参照し、本発明の
好適な実施例に基づいて本発明を詳細に説明する。図４
において、電荷回収型維持パルス発生回路２０は図２の
回路と実質的に同じ回路構成を有するが、図４では、ス
イッチ部を形成するＳＷ１〜ＳＷ４をＦＥＴスイッチン
グ素子ＦＳＷ１〜ＦＳＷ４に対応して設けている。スイ
ッチ制御回路２３からの各スイッチ制御信号線（Ｓ１ａ
〜Ｓ４ａ）は、保護ゲート回路２４に接続され、保護ゲ
ート回路２４からのスイッチ制御信号線（Ｓ１ｂ〜Ｓ４
ｂ）は、各ＦＥＴスイッチング素子（ＦＳＷ１〜ＦＳＷ
４）のゲート端子に接続されている。ここで、Ｓ１ａ〜
Ｓ４ａ、Ｓ１ｂ〜Ｓ４ｂ及びＦＳＷ１〜ＦＳＷ４の各数
字は互いに対応しており、例えば、スイッチ制御回路２
３からＦＥＴスイッチング素子ＦＳＷ１への信号は、信
号線Ｓ１ａ、Ｓ１ｂを通って供給される。
好適な実施例に基づいて本発明を詳細に説明する。図４
において、電荷回収型維持パルス発生回路２０は図２の
回路と実質的に同じ回路構成を有するが、図４では、ス
イッチ部を形成するＳＷ１〜ＳＷ４をＦＥＴスイッチン
グ素子ＦＳＷ１〜ＦＳＷ４に対応して設けている。スイ
ッチ制御回路２３からの各スイッチ制御信号線（Ｓ１ａ
〜Ｓ４ａ）は、保護ゲート回路２４に接続され、保護ゲ
ート回路２４からのスイッチ制御信号線（Ｓ１ｂ〜Ｓ４
ｂ）は、各ＦＥＴスイッチング素子（ＦＳＷ１〜ＦＳＷ
４）のゲート端子に接続されている。ここで、Ｓ１ａ〜
Ｓ４ａ、Ｓ１ｂ〜Ｓ４ｂ及びＦＳＷ１〜ＦＳＷ４の各数
字は互いに対応しており、例えば、スイッチ制御回路２
３からＦＥＴスイッチング素子ＦＳＷ１への信号は、信
号線Ｓ１ａ、Ｓ１ｂを通って供給される。
【００１１】図５は保護ゲート回路の第１の実施例を示
す論理回路図であり、図３のタイミングチャートを参照
して以下にこの回路の動作を説明する。まず、誤動作及
び外部からのノイズのない正常なスイッチ制御信号が保
護ゲート回路２４に受信された場合を考える。ここで、
図３のＳＷ１〜ＳＷ４をＦＳＷ１〜ＦＳＷ４と読み替え
るものとする。図３の期間ｔ1において、ＦＳＷ１、Ｆ
ＳＷ２、ＦＳＷ４が共にオフ、ＦＳＷ３がオンとなるよ
うなスイッチ制御信号に対して、保護ゲート回路への信
号入力線（Ｓ１ａ〜Ｓ４ａ）上の信号レベルは、それぞ
れ、“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”となり、ＡＮＤゲ
ート３０の入力は、Ｓ１ａからの信号“Ｌ”とインバー
タ３４〜３６を介したＳ２ａ〜Ｓ４ａからの信号
“Ｈ”、“Ｌ”、“Ｈ”となり、ＡＮＤゲート３０の出
力は“Ｌ”となって、ＦＥＴスイッチング素子ＦＳＷ１
のゲートにオフ信号が入力される。ＡＮＤゲート３１の
入力は、Ｓ２ａからの信号“Ｌ”とインバータ３７〜３
９を介したＳ１ａ、Ｓ３ａ、Ｓ４ａからの信号“Ｈ”、
“Ｌ”、“Ｈ”となり、ＡＮＤゲート３１の出力は
“Ｌ”となって、ＦＥＴスイッチング素子ＦＳＷ２のゲ
ートにオフ信号が入力される。ＡＮＤゲート３２におい
ては、Ｓ３ａからの信号及びインバータ４０〜４２を介
したＳ１ａ、Ｓ２ａ、Ｓ４ａからの信号が共に“Ｈ”と
なり、ＡＮＤゲート３２の出力は“Ｈ”となって、ＦＥ
Ｔスイッチング素子ＦＳＷ３のゲートにオン信号が入力
される。ＡＮＤゲート３３の入力は、Ｓ４ａからの信号
“Ｌ”とインバータ４３〜４５を介したＳ１ａ〜Ｓ３ａ
からの信号が“Ｈ”、“Ｈ”、“Ｌ”となり、ＡＮＤゲ
ート３３の出力は“Ｌ”となって、ＦＥＴスイッチング
素子ＦＳＷ４のゲートにオフ信号が入力される。以上、
期間ｔ1における保護ゲート回路２４の出力Ｓ１ｂ〜Ｓ
４ｂは、それぞれ“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”とな
り、スイッチ制御回路２３からのスイッチ制御信号Ｓ１
ａ〜Ｓ４ａの“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”と同じで
ある。その他の期間ｔ2〜ｔ5についても、正常なスイッ
チ制御信号が受信された場合においては、上記と同様の
動作により、スイッチ制御回路からの信号と同じ信号が
各ＦＥＴスイッチング素子に供給される。
す論理回路図であり、図３のタイミングチャートを参照
して以下にこの回路の動作を説明する。まず、誤動作及
び外部からのノイズのない正常なスイッチ制御信号が保
護ゲート回路２４に受信された場合を考える。ここで、
図３のＳＷ１〜ＳＷ４をＦＳＷ１〜ＦＳＷ４と読み替え
るものとする。図３の期間ｔ1において、ＦＳＷ１、Ｆ
ＳＷ２、ＦＳＷ４が共にオフ、ＦＳＷ３がオンとなるよ
うなスイッチ制御信号に対して、保護ゲート回路への信
号入力線（Ｓ１ａ〜Ｓ４ａ）上の信号レベルは、それぞ
れ、“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”となり、ＡＮＤゲ
ート３０の入力は、Ｓ１ａからの信号“Ｌ”とインバー
タ３４〜３６を介したＳ２ａ〜Ｓ４ａからの信号
“Ｈ”、“Ｌ”、“Ｈ”となり、ＡＮＤゲート３０の出
力は“Ｌ”となって、ＦＥＴスイッチング素子ＦＳＷ１
のゲートにオフ信号が入力される。ＡＮＤゲート３１の
入力は、Ｓ２ａからの信号“Ｌ”とインバータ３７〜３
９を介したＳ１ａ、Ｓ３ａ、Ｓ４ａからの信号“Ｈ”、
“Ｌ”、“Ｈ”となり、ＡＮＤゲート３１の出力は
“Ｌ”となって、ＦＥＴスイッチング素子ＦＳＷ２のゲ
ートにオフ信号が入力される。ＡＮＤゲート３２におい
ては、Ｓ３ａからの信号及びインバータ４０〜４２を介
したＳ１ａ、Ｓ２ａ、Ｓ４ａからの信号が共に“Ｈ”と
なり、ＡＮＤゲート３２の出力は“Ｈ”となって、ＦＥ
Ｔスイッチング素子ＦＳＷ３のゲートにオン信号が入力
される。ＡＮＤゲート３３の入力は、Ｓ４ａからの信号
“Ｌ”とインバータ４３〜４５を介したＳ１ａ〜Ｓ３ａ
からの信号が“Ｈ”、“Ｈ”、“Ｌ”となり、ＡＮＤゲ
ート３３の出力は“Ｌ”となって、ＦＥＴスイッチング
素子ＦＳＷ４のゲートにオフ信号が入力される。以上、
期間ｔ1における保護ゲート回路２４の出力Ｓ１ｂ〜Ｓ
４ｂは、それぞれ“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”とな
り、スイッチ制御回路２３からのスイッチ制御信号Ｓ１
ａ〜Ｓ４ａの“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”と同じで
ある。その他の期間ｔ2〜ｔ5についても、正常なスイッ
チ制御信号が受信された場合においては、上記と同様の
動作により、スイッチ制御回路からの信号と同じ信号が
各ＦＥＴスイッチング素子に供給される。
【００１２】次に、スイッチ制御回路の誤動作または外
部からのノイズなどにより異常なスイッチ制御信号が保
護ゲート回路２４に受信された場合を考える。例えば、
図３の期間ｔ3におけるＳ１ａ〜Ｓ４ａのスイッチ制御
信号“Ｌ”、“Ｌ”、“Ｌ”、“Ｈ”が、“Ｌ”、
“Ｌ”、“Ｈ”、“Ｈ”となった時、つまり、この期間
において、本来“Ｌ”レベルであるはずのＳ３ａの信号
が“Ｈ”レベルとなって保護ゲート回路２４に入力され
た場合、ＡＮＤゲート３０の入力は、Ｓ１ａからの信号
“Ｌ”とインバータ３４〜３６を介したＳ２ａ〜Ｓ４ａ
からの信号“Ｈ”、“Ｌ”、“Ｌ”となり、ＡＮＤゲー
ト３０の出力は“Ｌ”となって、ＦＥＴスイッチング素
子ＦＳＷ１のゲートにオフ信号が入力される。ＡＮＤゲ
ート３１の入力は、Ｓ２ａからの信号“Ｌ”とインバー
タ３７〜３９を介したＳ１ａ、Ｓ３ａ、Ｓ４ａからの信
号“Ｈ”、“Ｌ”、“Ｌ”となり、ＡＮＤゲート３１の
出力は“Ｌ”となって、ＦＥＴスイッチング素子ＦＳＷ
２のゲートにオフ信号が入力される。ＡＮＤゲート３２
の入力は、Ｓ３ａからの信号“Ｈ”とインバータ４０〜
４２を介したＳ１ａ、Ｓ２ａ、Ｓ４ａからの信号
“Ｈ”、“Ｈ”、“Ｌ”となり、ＡＮＤゲート３２の出
力は“Ｌ”となって、ＦＥＴスイッチング素子ＦＳＷ３
のゲートにオフ信号が入力される。ＡＮＤゲート３３の
入力は、Ｓ４ａからの信号“Ｈ”とインバータ４３〜４
５を介したＳ１ａ〜Ｓ３ａからの信号“Ｈ”、“Ｈ”、
“Ｌ”となり、ＡＮＤゲート３３の出力は“Ｌ”となっ
て、ＦＥＴスイッチング素子ＦＳＷ４のゲートにオフ信
号が入力される。以上、期間ｔ3における保護ゲート回
路２４の出力Ｓ１ｂ〜Ｓ４ｂは、共に“Ｌ”となり、ス
イッチ制御回路２３からのＳ３ａ及びＳ４ａのスイッチ
制御信号“Ｈ”が共に“Ｌ”となって、ＦＥＴスイッチ
ング素子ＦＳＷ３及びＦＳＷ４のゲートに入力される。
つまり、図５の論理回路は、スイッチ制御回路から、オ
ンすべきスイッチ以外のスイッチにオン制御信号が送信
された場合、全てのスイッチへのスイッチ制御信号を強
制的にオフせしめている。これにより、図３のタイミン
グチャートにおいて想定していない複数のスイッチの同
時オンという状態を、スイッチ全てをオフにすることで
回避できる。
部からのノイズなどにより異常なスイッチ制御信号が保
護ゲート回路２４に受信された場合を考える。例えば、
図３の期間ｔ3におけるＳ１ａ〜Ｓ４ａのスイッチ制御
信号“Ｌ”、“Ｌ”、“Ｌ”、“Ｈ”が、“Ｌ”、
“Ｌ”、“Ｈ”、“Ｈ”となった時、つまり、この期間
において、本来“Ｌ”レベルであるはずのＳ３ａの信号
が“Ｈ”レベルとなって保護ゲート回路２４に入力され
た場合、ＡＮＤゲート３０の入力は、Ｓ１ａからの信号
“Ｌ”とインバータ３４〜３６を介したＳ２ａ〜Ｓ４ａ
からの信号“Ｈ”、“Ｌ”、“Ｌ”となり、ＡＮＤゲー
ト３０の出力は“Ｌ”となって、ＦＥＴスイッチング素
子ＦＳＷ１のゲートにオフ信号が入力される。ＡＮＤゲ
ート３１の入力は、Ｓ２ａからの信号“Ｌ”とインバー
タ３７〜３９を介したＳ１ａ、Ｓ３ａ、Ｓ４ａからの信
号“Ｈ”、“Ｌ”、“Ｌ”となり、ＡＮＤゲート３１の
出力は“Ｌ”となって、ＦＥＴスイッチング素子ＦＳＷ
２のゲートにオフ信号が入力される。ＡＮＤゲート３２
の入力は、Ｓ３ａからの信号“Ｈ”とインバータ４０〜
４２を介したＳ１ａ、Ｓ２ａ、Ｓ４ａからの信号
“Ｈ”、“Ｈ”、“Ｌ”となり、ＡＮＤゲート３２の出
力は“Ｌ”となって、ＦＥＴスイッチング素子ＦＳＷ３
のゲートにオフ信号が入力される。ＡＮＤゲート３３の
入力は、Ｓ４ａからの信号“Ｈ”とインバータ４３〜４
５を介したＳ１ａ〜Ｓ３ａからの信号“Ｈ”、“Ｈ”、
“Ｌ”となり、ＡＮＤゲート３３の出力は“Ｌ”となっ
て、ＦＥＴスイッチング素子ＦＳＷ４のゲートにオフ信
号が入力される。以上、期間ｔ3における保護ゲート回
路２４の出力Ｓ１ｂ〜Ｓ４ｂは、共に“Ｌ”となり、ス
イッチ制御回路２３からのＳ３ａ及びＳ４ａのスイッチ
制御信号“Ｈ”が共に“Ｌ”となって、ＦＥＴスイッチ
ング素子ＦＳＷ３及びＦＳＷ４のゲートに入力される。
つまり、図５の論理回路は、スイッチ制御回路から、オ
ンすべきスイッチ以外のスイッチにオン制御信号が送信
された場合、全てのスイッチへのスイッチ制御信号を強
制的にオフせしめている。これにより、図３のタイミン
グチャートにおいて想定していない複数のスイッチの同
時オンという状態を、スイッチ全てをオフにすることで
回避できる。
【００１３】次に保護ゲート回路の第２の実施例として
図６に示す論理回路を第１の実施例と同様に説明する。
まず、誤動作及び外部からのノイズのない正常なスイッ
チ制御信号が保護ゲート回路２４に受信された場合を考
える。図３の期間ｔ1において、ＦＳＷ１、ＦＳＷ２、
ＦＳＷ４が共にオフ、ＦＳＷ３がオンとなるようなスイ
ッチ制御信号に対して、保護ゲート回路への信号入力線
（Ｓ１ａ〜Ｓ４ａ）上の信号レベルは、それぞれ、
“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”となる。Ｓ１ａ、Ｓ２
ａ、Ｓ４ａは共にＳ１ｂ、Ｓ２ｂ、Ｓ４ｂに接続され、
スイッチ制御回路からのスイッチ制御信号が直接にＦＥ
Ｔスイッチング素子ＦＳＷ１、ＦＳＷ２、ＦＳＷ４の各
ゲートに入力される。ＦＥＴスイッチング素子ＦＳＷ３
への入力は、ＡＮＤゲート５０の出力から供給される。
ＡＮＤゲート５０において、Ｓ３ａからの信号“Ｈ”、
及びインバータ５１〜５３を介したＳ１ａ、Ｓ２ａ、Ｓ
４ａからの信号が共に“Ｈ”の入力となり、出力は
“Ｈ”となって、ＦＥＴスイッチング素子ＦＳＷ３のゲ
ートにオン信号が入力される。よって、期間ｔ１におけ
る保護ゲート回路２４の出力Ｓ１ｂ〜Ｓ４ｂは、それぞ
れ“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”となり、スイッチ制
御回路２３からのスイッチ制御信号Ｓ１ａ〜Ｓ４ａの
“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”と同じである。その他
の期間ｔ2〜ｔ5についても、正常なスイッチ制御信号が
受信された場合においては、上記と同様の動作により、
スイッチ制御回路からの信号と同じ信号が各ＦＥＴスイ
ッチング素子に供給される。
図６に示す論理回路を第１の実施例と同様に説明する。
まず、誤動作及び外部からのノイズのない正常なスイッ
チ制御信号が保護ゲート回路２４に受信された場合を考
える。図３の期間ｔ1において、ＦＳＷ１、ＦＳＷ２、
ＦＳＷ４が共にオフ、ＦＳＷ３がオンとなるようなスイ
ッチ制御信号に対して、保護ゲート回路への信号入力線
（Ｓ１ａ〜Ｓ４ａ）上の信号レベルは、それぞれ、
“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”となる。Ｓ１ａ、Ｓ２
ａ、Ｓ４ａは共にＳ１ｂ、Ｓ２ｂ、Ｓ４ｂに接続され、
スイッチ制御回路からのスイッチ制御信号が直接にＦＥ
Ｔスイッチング素子ＦＳＷ１、ＦＳＷ２、ＦＳＷ４の各
ゲートに入力される。ＦＥＴスイッチング素子ＦＳＷ３
への入力は、ＡＮＤゲート５０の出力から供給される。
ＡＮＤゲート５０において、Ｓ３ａからの信号“Ｈ”、
及びインバータ５１〜５３を介したＳ１ａ、Ｓ２ａ、Ｓ
４ａからの信号が共に“Ｈ”の入力となり、出力は
“Ｈ”となって、ＦＥＴスイッチング素子ＦＳＷ３のゲ
ートにオン信号が入力される。よって、期間ｔ１におけ
る保護ゲート回路２４の出力Ｓ１ｂ〜Ｓ４ｂは、それぞ
れ“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”となり、スイッチ制
御回路２３からのスイッチ制御信号Ｓ１ａ〜Ｓ４ａの
“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”と同じである。その他
の期間ｔ2〜ｔ5についても、正常なスイッチ制御信号が
受信された場合においては、上記と同様の動作により、
スイッチ制御回路からの信号と同じ信号が各ＦＥＴスイ
ッチング素子に供給される。
【００１４】次に、特にパルス発生回路２０の短絡を防
止する目的において、ＦＳＷ３がオンされるべきでない
期間にスイッチ制御回路の誤動作または外部からのノイ
ズなどにより、ＦＳＷ３をオンせしめるような異常なス
イッチ制御信号が保護ゲート回路２４に受信された場合
を考える。第１の実施例と同様に、例えば、図３の期間
ｔ3におけるＳ１ａ〜Ｓ４ａのスイッチ制御信号
“Ｌ”、“Ｌ”、“Ｌ”、“Ｈ”が、“Ｌ”、“Ｌ”、
“Ｈ”、“Ｈ”となった時、ＡＮＤゲート５０の入力
は、Ｓ３ａからの信号“Ｈ”とインバータ５１〜５３を
介したＳ１ａ、Ｓ２ａ、Ｓ４ａからの信号“Ｈ”、
“Ｈ”、“Ｌ”によって、ＡＮＤゲート５０の出力は
“Ｌ”となり、ＦＥＴスイッチング素子ＦＳＷ３のゲー
トにオフ信号が入力される。よって、期間ｔ3における
保護ゲート回路２４の出力Ｓ１ｂ〜Ｓ４ｂは、それぞれ
“Ｌ”、“Ｌ”、“Ｌ”、“Ｈ”となり、スイッチ制御
回路２３からのＳ３ａの誤動作スイッチ制御信号“Ｈ”
が“Ｌ”となって、ＦＥＴスイッチング素子ＦＳＷ３の
ゲートに入力される。つまり、図６の論理回路は、維持
パルス発生回路にとって致命的な動作を与える可能性の
あるＦＥＴスイッチング素子ＦＳＷ３にのみ注目して、
ＦＳＷ３がオンされるべき期間以外の期間においてのＦ
ＳＷ３のゲートへのオン信号を禁止している。これによ
り、維持パルス発生回路の想定していない短絡状態を回
避でき、なおかつ、維持パルス発生回路への正常なスイ
ッチ制御信号を供給できる。
止する目的において、ＦＳＷ３がオンされるべきでない
期間にスイッチ制御回路の誤動作または外部からのノイ
ズなどにより、ＦＳＷ３をオンせしめるような異常なス
イッチ制御信号が保護ゲート回路２４に受信された場合
を考える。第１の実施例と同様に、例えば、図３の期間
ｔ3におけるＳ１ａ〜Ｓ４ａのスイッチ制御信号
“Ｌ”、“Ｌ”、“Ｌ”、“Ｈ”が、“Ｌ”、“Ｌ”、
“Ｈ”、“Ｈ”となった時、ＡＮＤゲート５０の入力
は、Ｓ３ａからの信号“Ｈ”とインバータ５１〜５３を
介したＳ１ａ、Ｓ２ａ、Ｓ４ａからの信号“Ｈ”、
“Ｈ”、“Ｌ”によって、ＡＮＤゲート５０の出力は
“Ｌ”となり、ＦＥＴスイッチング素子ＦＳＷ３のゲー
トにオフ信号が入力される。よって、期間ｔ3における
保護ゲート回路２４の出力Ｓ１ｂ〜Ｓ４ｂは、それぞれ
“Ｌ”、“Ｌ”、“Ｌ”、“Ｈ”となり、スイッチ制御
回路２３からのＳ３ａの誤動作スイッチ制御信号“Ｈ”
が“Ｌ”となって、ＦＥＴスイッチング素子ＦＳＷ３の
ゲートに入力される。つまり、図６の論理回路は、維持
パルス発生回路にとって致命的な動作を与える可能性の
あるＦＥＴスイッチング素子ＦＳＷ３にのみ注目して、
ＦＳＷ３がオンされるべき期間以外の期間においてのＦ
ＳＷ３のゲートへのオン信号を禁止している。これによ
り、維持パルス発生回路の想定していない短絡状態を回
避でき、なおかつ、維持パルス発生回路への正常なスイ
ッチ制御信号を供給できる。
【００１５】以上の第１及び第２の実施例に示した論理
回路は、例えばＯＲゲートを用いた等価回路を用いても
よい。また、論理回路に代えてマイコン等のプログラム
によりスイッチ制御回路からの制御信号を監視し、ＦＥ
Ｔスイッチング素子へ正常なスイッチ信号を供給しても
よい。
回路は、例えばＯＲゲートを用いた等価回路を用いても
よい。また、論理回路に代えてマイコン等のプログラム
によりスイッチ制御回路からの制御信号を監視し、ＦＥ
Ｔスイッチング素子へ正常なスイッチ信号を供給しても
よい。
【００１６】
【発明の効果】 以上説明したように、電荷回収型維持
パルス発生回路と該回路中のスイッチング素子にスイッ
チ制御信号を与えるスイッチ制御回路との間に保護ゲー
ト回路を設けることにより、スイッチ制御回路の誤動作
による誤ったスイッチ制御信号のスイッチング素子への
入力を禁止し、特に電荷回収型維持パルス発生回路の望
まないタイミングでの短絡を防止できる。
パルス発生回路と該回路中のスイッチング素子にスイッ
チ制御信号を与えるスイッチ制御回路との間に保護ゲー
ト回路を設けることにより、スイッチ制御回路の誤動作
による誤ったスイッチ制御信号のスイッチング素子への
入力を禁止し、特に電荷回収型維持パルス発生回路の望
まないタイミングでの短絡を防止できる。
【図１】 プラズマディスプレイパネルの電極構成を示
す図である。
す図である。
【図２】 従来の電荷回収型維持パルス発生回路を示す
図である。
図である。
【図３】 電荷回収型維持パルス発生器における維持パ
ルス生成のタイミングチャートを示す図である。
ルス生成のタイミングチャートを示す図である。
【図４】 本発明の全体構成図を示す図である。
【図５】 本発明における保護ゲート回路の第１の実施
例を示す論理回路図である。
例を示す論理回路図である。
【図６】 本発明における保護ゲート回路の第２の実施
例を示す論理回路図である。
例を示す論理回路図である。
９ 放電セル １０ プラズマディスプレイパネル ２０ 電荷回収型維持パルス発生回路 ２１ Ｙ行電極駆動回路 ２２ 維持パルス電圧 ２３ スイッチ制御回路 ２４ 保護ゲート回路 ３０〜３３、５０ ＡＮＤゲート ３４〜４５、５１〜５３ インバータ ＳＷ１〜ＳＷ４ スイッチ ＦＳＷ１〜ＦＳＷ４ ＦＥＴスイッチング素子 Ｌ１，Ｌ２ コイル Ｄ１，Ｄ２ ダイオード Ｃ１ 電荷回収コンデンサ Ｓ１ａ〜Ｓ４ａ、Ｓ１ｂ〜Ｓ４ｂ スイッチ制御信号線
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−265395（ＪＰ，Ａ) 特開 昭59−170887（ＪＰ，Ａ) 特開 平５−265393（ＪＰ，Ａ) 特開 平10−274954（ＪＰ，Ａ) 特開 平４−181809（ＪＰ，Ａ) 実開 昭56−142152（ＪＰ，Ｕ) 実開 平５−50487（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.7，ＤＢ名) G09G 3/28 G09G 3/20 612 G09G 3/20 670
Claims (2)
- 【請求項１】 複数の行電極と、前記行電極と直交する
方向に配列されて各交点において放電セルを形成する複
数の列電極とを備えたプラズマディスプレイパネルの駆
動装置であって、 前記行電極と少なくとも２つの所定電位との間を択一的
に接続することにより、電極駆動パルスを生成してこれ
を前記行電極に供給する複数のスイッチから成る電極駆
動パルス生成回路と、 前記電極駆動パルスの生成のために所定のタイミングに
て制御する複数のスイッチ制御パルス列を生成してこれ
を前記複数のスイッチの各々に供給するスイッチ制御パ
ルス列生成回路と、 前記電極駆動パルス生成回路と前記スイッチ制御パルス
列生成回路との間に設けられ、前記複数のスイッチ制御
パルス列のうちの少なくとも２列のパルスが同時に存在
する期間が生じないように前記複数のスイッチ制御パル
ス列を中継する中継論理回路と、を含むことを特徴とす
るプラズマディスプレイパネルの駆動装置。 - 【請求項２】 複数の行電極と、前記行電極と直交する
方向に配列されて各交点において放電セルを形成する複
数の列電極とを備えたプラズマディスプレイパネルの駆
動装置であって、 前記行電極と所定の電位とを接続する第１のスイッチ
と、前記行電極と電荷回収用キャパシタをインダクタと
ダイオードから成る直列枝を介して接続する第２のスイ
ッチと、前記行電極と前記電荷回収用キャパシタをイン
ダクタと前記ダイオードとは逆極性のダイオードから成
る直列枝を介して接続する第３のスイッチと、前記行電
極と基準電位とをダイオードを介して接続する第４のス
イッチとを備えた電極駆動パルス生成回路と、 前記第１乃至第４のスイッチの各々を所定のタイミング
に応じて択一的にオンとする４列のスイッチ制御パルス
列を生成するスイッチ制御パルス列生成回路と、 前記電極駆動パルス生成回路と前記スイッチ制御パルス
列生成回路との間に設けられ、前記４列のスイッチ制御
パルス列のうちの少なくとも２列のパルスが同 時に存在
する期間が生じないように前記４列のスイッチ制御パル
ス列を中継する中継論理回路と、を含むことを特徴とす
るプラズマディスプレイパネルの駆動装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20746897A JP3315897B2 (ja) | 1997-08-01 | 1997-08-01 | プラズマディスプレイパネルの駆動装置 |
| EP98111466A EP0895217A1 (en) | 1997-08-01 | 1998-06-22 | Driving apparatus for plasma display panel |
| US09/102,930 US6323829B1 (en) | 1997-08-01 | 1998-06-24 | Driving apparatus for plasma display panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20746897A JP3315897B2 (ja) | 1997-08-01 | 1997-08-01 | プラズマディスプレイパネルの駆動装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1152910A JPH1152910A (ja) | 1999-02-26 |
| JP3315897B2 true JP3315897B2 (ja) | 2002-08-19 |
Family
ID=16540272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20746897A Expired - Fee Related JP3315897B2 (ja) | 1997-08-01 | 1997-08-01 | プラズマディスプレイパネルの駆動装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6323829B1 (ja) |
| EP (1) | EP0895217A1 (ja) |
| JP (1) | JP3315897B2 (ja) |
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|---|---|---|---|---|
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| KR100448190B1 (ko) | 2002-01-21 | 2004-09-10 | 삼성전자주식회사 | 플라즈마 디스플레이패널장치 |
| US6563272B1 (en) * | 2002-04-22 | 2003-05-13 | Koninklijke Philips Electronics N.V. | Combined scan/sustain driver for plasma display panel using dynamic gate drivers in SOI technology |
| JP2004252017A (ja) | 2003-02-19 | 2004-09-09 | Pioneer Electronic Corp | 表示パネル駆動装置 |
| JP4510422B2 (ja) | 2003-06-12 | 2010-07-21 | パナソニック株式会社 | 容量性発光素子の駆動装置 |
| KR100578933B1 (ko) * | 2005-01-25 | 2006-05-11 | 삼성에스디아이 주식회사 | 플라즈마 표시 장치와 플라즈마 표시 패널의 구동 장치 및구동 방법 |
| KR100775838B1 (ko) | 2006-03-23 | 2007-11-13 | 엘지전자 주식회사 | 플라즈마 디스플레이 장치 |
| US20080150438A1 (en) * | 2006-12-20 | 2008-06-26 | Yoo-Jin Song | Plasma display and driving method thereof |
| CN107863073B (zh) * | 2017-12-22 | 2022-07-29 | 深圳Tcl新技术有限公司 | Lcoaldimming背光驱动电路及显示装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3395399B2 (ja) * | 1994-09-09 | 2003-04-14 | ソニー株式会社 | プラズマ駆動回路 |
| JP3241577B2 (ja) * | 1995-11-24 | 2001-12-25 | 日本電気株式会社 | 表示パネル駆動回路 |
-
1997
- 1997-08-01 JP JP20746897A patent/JP3315897B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-22 EP EP98111466A patent/EP0895217A1/en not_active Withdrawn
- 1998-06-24 US US09/102,930 patent/US6323829B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1152910A (ja) | 1999-02-26 |
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| EP0895217A1 (en) | 1999-02-03 |
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