JP2642956B2 - プラズマディスプレイパネル駆動方法及びその回路 - Google Patents
プラズマディスプレイパネル駆動方法及びその回路Info
- Publication number
- JP2642956B2 JP2642956B2 JP63180955A JP18095588A JP2642956B2 JP 2642956 B2 JP2642956 B2 JP 2642956B2 JP 63180955 A JP63180955 A JP 63180955A JP 18095588 A JP18095588 A JP 18095588A JP 2642956 B2 JP2642956 B2 JP 2642956B2
- Authority
- JP
- Japan
- Prior art keywords
- sustain
- circuit
- electrodes
- display panel
- plasma display
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術（第８〜11図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 第１実施例（第１〜３図） 第２実施例（第４図） 第３実施例（第５〜７図） 発明の効果 ［概要］ 誘電体に被われた複数の行電極と複数の列電極とが互
いに対向して交差するように配設されたメモリタイプ・
プラズマデイスプレイパネルの駆動方法及び駆動装置に
関し、 維持パネルに起因する誤動作を防止することを目的と
し、 誘電体に被われた複数の行電極と複数の列電極とが互
いに対向して交差するように配設され、該交差部分に放
電セルが形成されたメモリタイプ・プラズマデイスプレ
イパネルの駆動方法において、該行電極及び該列電極の
少なくとも一方を複数のグループに分割し、各グループ
の電極に印加する維持パルスの立ち上がり時間を、好ま
しくは、隣合う前記グループについて0.3μｓ以下ずら
して駆動方法を構成し、 複数のグループに分割された該行電極または該列電極
の該グループ毎に設けられ、入力端子に供給される制御
パルスに応答して、共通の維持パルスを該グループ内の
各電極に供給するサスティン回路と、該行電極または該
列電極についての隣合う該サスティン回路の該入力端子
間に接続された遅延回路とを有し、該行電極または該列
電極について、１つの該サスティン回路の該入力端子に
該制御パルスを供給することにより、該遅延回路を介し
順次遅延された制御パルスを他の各サスティン回路の該
入力端子に供給するように駆動回路を構成し、 該行電極及び該列電極に印加する維持パルスの立ち上
がり時間を0.1〜0.3μｓにして他の駆動方法を構成す
る。
いに対向して交差するように配設されたメモリタイプ・
プラズマデイスプレイパネルの駆動方法及び駆動装置に
関し、 維持パネルに起因する誤動作を防止することを目的と
し、 誘電体に被われた複数の行電極と複数の列電極とが互
いに対向して交差するように配設され、該交差部分に放
電セルが形成されたメモリタイプ・プラズマデイスプレ
イパネルの駆動方法において、該行電極及び該列電極の
少なくとも一方を複数のグループに分割し、各グループ
の電極に印加する維持パルスの立ち上がり時間を、好ま
しくは、隣合う前記グループについて0.3μｓ以下ずら
して駆動方法を構成し、 複数のグループに分割された該行電極または該列電極
の該グループ毎に設けられ、入力端子に供給される制御
パルスに応答して、共通の維持パルスを該グループ内の
各電極に供給するサスティン回路と、該行電極または該
列電極についての隣合う該サスティン回路の該入力端子
間に接続された遅延回路とを有し、該行電極または該列
電極について、１つの該サスティン回路の該入力端子に
該制御パルスを供給することにより、該遅延回路を介し
順次遅延された制御パルスを他の各サスティン回路の該
入力端子に供給するように駆動回路を構成し、 該行電極及び該列電極に印加する維持パルスの立ち上
がり時間を0.1〜0.3μｓにして他の駆動方法を構成す
る。
［産業上の利用分野］ 本発明は、誘電体に被われた複数の行電極と複数の列
電極とが互いに対向して交差するように配設されたメモ
リタイプ・プラズマデイスプレイパネルの駆動方法及び
駆動装置に関する。
電極とが互いに対向して交差するように配設されたメモ
リタイプ・プラズマデイスプレイパネルの駆動方法及び
駆動装置に関する。
［従来の技術］ 第８図はメモリタイプ・プラズマディスプレイパネル
の横断面構成を示す。
の横断面構成を示す。
前面ガラス基板１と裏面ガラス基板２の対向面には、
それぞれ複数の列電極Ｘと行電極Ｘとが設けられてい
る。列電極Ｘ及び行電極Ｙは線電極であり、互いに直交
する方向に延びている。前面ガラス基板１および裏面ガ
ラス基板２の対向面にはさらに、列電極Ｘ及び行電極Ｙ
を被うメモリ用誘電体３、４が被着されている。誘電体
３、４上には、それぞれ劣化防止用の保護膜５、６が被
着されている。保護膜５、６間には、その縁部にスペー
サ７が介在されて、放電スペースが形成されている。こ
の放電スペースは、誘電体３、４の周部に設けられたシ
ールガラス８により閉じられており、内部にネオンガス
及び若干の稀ガスが混合封入されている。このようにし
て、列電極Ｘと行電極Ｙとの交差部分に放電セルが形成
されている。
それぞれ複数の列電極Ｘと行電極Ｘとが設けられてい
る。列電極Ｘ及び行電極Ｙは線電極であり、互いに直交
する方向に延びている。前面ガラス基板１および裏面ガ
ラス基板２の対向面にはさらに、列電極Ｘ及び行電極Ｙ
を被うメモリ用誘電体３、４が被着されている。誘電体
３、４上には、それぞれ劣化防止用の保護膜５、６が被
着されている。保護膜５、６間には、その縁部にスペー
サ７が介在されて、放電スペースが形成されている。こ
の放電スペースは、誘電体３、４の周部に設けられたシ
ールガラス８により閉じられており、内部にネオンガス
及び若干の稀ガスが混合封入されている。このようにし
て、列電極Ｘと行電極Ｙとの交差部分に放電セルが形成
されている。
第９図は、多数の列電極Ｘ、行電極Ｙのうち、列電極
X1、X2と行電極Y1、Y2の交差部分に形成される放電セル
11、12、21及び22の領域を示す。また、第10図上部に
は、これら列電極X1、X2及び行電極Y1、Y2に印加される
駆動電圧の波形を示す。これら波形のうち、行電極Y1、
Y2については実際の波形の位相を反転したものを示して
いる。放電セル11〜22の電極間に印加される電圧波形
は、第10図下部に示す如くなる。図中、点線は、放電に
より誘電体３、４の表面に帯電された電荷による壁電圧
を示す。
X1、X2と行電極Y1、Y2の交差部分に形成される放電セル
11、12、21及び22の領域を示す。また、第10図上部に
は、これら列電極X1、X2及び行電極Y1、Y2に印加される
駆動電圧の波形を示す。これら波形のうち、行電極Y1、
Y2については実際の波形の位相を反転したものを示して
いる。放電セル11〜22の電極間に印加される電圧波形
は、第10図下部に示す如くなる。図中、点線は、放電に
より誘電体３、４の表面に帯電された電荷による壁電圧
を示す。
プラズマディスプレイパネルを駆動する動作は図示の
如く、書き込み動作、消去動作及び維持動作からなり、
各動作に対応して、書き込みパルス、消去パルス及び維
持パルスを必要とする。
如く、書き込み動作、消去動作及び維持動作からなり、
各動作に対応して、書き込みパルス、消去パルス及び維
持パルスを必要とする。
書き込みパルスの高さは放電開始電圧Vf以上であり、
放電により誘電体３、４間に前記壁電圧を生成する。電
極間に印加された電圧による電界の方向と、壁電圧によ
る電界の方向は逆であり、次にこの書き込みパルスと逆
位相の維持パルスを供給すると、両電圧による電界方向
が一致し、放電開始電圧Vf以下の維持電圧Vsで放電発光
が生ずる。しかし、過去に書き込みパルスが供給されな
かった放電セルについては、壁電圧が略零であり、放電
発光しない。したがって、すべての放電セルに交流維持
パルスを供給することにより、過去に書き込みパルスが
供給された放電セルのみを放電発光させることができ
る。
放電により誘電体３、４間に前記壁電圧を生成する。電
極間に印加された電圧による電界の方向と、壁電圧によ
る電界の方向は逆であり、次にこの書き込みパルスと逆
位相の維持パルスを供給すると、両電圧による電界方向
が一致し、放電開始電圧Vf以下の維持電圧Vsで放電発光
が生ずる。しかし、過去に書き込みパルスが供給されな
かった放電セルについては、壁電圧が略零であり、放電
発光しない。したがって、すべての放電セルに交流維持
パルスを供給することにより、過去に書き込みパルスが
供給された放電セルのみを放電発光させることができ
る。
維持パルスよりも細幅の消去パルスを電極間に印加し
た場合には、誘電体３、４の表面に帯電した電荷が放電
され、その後帯電が行われず、壁電荷が略零になるの
で、その後維持パルスをこの電極間に供給しても放電発
光が生じない。
た場合には、誘電体３、４の表面に帯電した電荷が放電
され、その後帯電が行われず、壁電荷が略零になるの
で、その後維持パルスをこの電極間に供給しても放電発
光が生じない。
［発明が解決しようとする課題］ しかし、表示ドット数は例えば640×400ドットもあ
り、列電極Ｘ及び行電極Ｙにはそれぞれ同位相の維持パ
ルスを印加していたので、第11図に示す如く、維持パル
ス立ち上がり後の放電電流のピーク値が大きくなり、維
持パルスを作成するための維持電圧（電源電圧）Vsに負
のスパイク状ノイズが生じる。このため、維持パルス電
圧にもこのノイズが生じて、放電開始電圧Vfの増分より
も最低放電維持電圧Vsmの増分の方が大きくなり、すな
わち維持電圧Vsのマージンが狭くなり、放電セルの特性
のバラツキとの関係で放電セルが誤動作し易いという問
題点があった。
り、列電極Ｘ及び行電極Ｙにはそれぞれ同位相の維持パ
ルスを印加していたので、第11図に示す如く、維持パル
ス立ち上がり後の放電電流のピーク値が大きくなり、維
持パルスを作成するための維持電圧（電源電圧）Vsに負
のスパイク状ノイズが生じる。このため、維持パルス電
圧にもこのノイズが生じて、放電開始電圧Vfの増分より
も最低放電維持電圧Vsmの増分の方が大きくなり、すな
わち維持電圧Vsのマージンが狭くなり、放電セルの特性
のバラツキとの関係で放電セルが誤動作し易いという問
題点があった。
また、各放電セルは容量負荷であるので、維持パルス
の立ち上がり時にスパイク状の大きな変位電流が流れ
て、書込消去制御回路で用いられるシフトレジスタ等に
ノイズを与え、誤動作の原因となるという問題点があっ
た。この誤動作は上記放電電流によっても生ずる。
の立ち上がり時にスパイク状の大きな変位電流が流れ
て、書込消去制御回路で用いられるシフトレジスタ等に
ノイズを与え、誤動作の原因となるという問題点があっ
た。この誤動作は上記放電電流によっても生ずる。
本発明の目的は、上記問題点に鑑み、維持パルスに起
因する誤動作を防止することができるプラズマディスプ
レイパネル駆動方法及びその回路を提供することにあ
る。
因する誤動作を防止することができるプラズマディスプ
レイパネル駆動方法及びその回路を提供することにあ
る。
［課題を解決するための手段及びその作用］ （１）この目的を達成するために、本発明に係るプラズ
マディスプレイパネル駆動方法では、行電極及び列電極
の少なくとも一方を複数のグループに分割し、各グルー
プの電極に印加する維持パルスの立ち上がり時間をずら
している。
マディスプレイパネル駆動方法では、行電極及び列電極
の少なくとも一方を複数のグループに分割し、各グルー
プの電極に印加する維持パルスの立ち上がり時間をずら
している。
これにより、各グループ毎の放電電流のピーク時点が
ずれるので、全放電電流のピーク値が小さくなる。
ずれるので、全放電電流のピーク値が小さくなる。
したがって、維持電圧のマージンが広くなり、放電セ
ルの特性のバラツキとの関係で放電セルが誤動作するの
を防止することができる。
ルの特性のバラツキとの関係で放電セルが誤動作するの
を防止することができる。
また、ノイズに弱いシフトレジスタ等が誤動作するの
を防止することができる。
を防止することができる。
（２）上記ずらし時間は、隣合うグループについてあま
り大きくすると、隣合うグループの電極間に疑似的消去
パルスが作成されるので、0.3μｓ以下であることが好
ましい。
り大きくすると、隣合うグループの電極間に疑似的消去
パルスが作成されるので、0.3μｓ以下であることが好
ましい。
（３）上記方法を実施する駆動回路は次の２要素を備え
て構成される 複数のグループに分割された行電極または列電極の該
グループ毎に設けられ、入力端子に供給される制御パル
スに応答して、共通の維持パルスを該グループ内の各電
極に供給するサスティン回路。
て構成される 複数のグループに分割された行電極または列電極の該
グループ毎に設けられ、入力端子に供給される制御パル
スに応答して、共通の維持パルスを該グループ内の各電
極に供給するサスティン回路。
該行電極または該列電極についての隣合う該サスティ
ン回路の該入力端子間に接続された遅延回路。
ン回路の該入力端子間に接続された遅延回路。
該行電極または該列電極について、１つの該サスティ
ン回路の該入力端子に該制御パルスを供給すると、該遅
延回路を介し順次遅延された制御パルスが他の各サステ
ィン回路の該入力端子に供給される。
ン回路の該入力端子に該制御パルスを供給すると、該遅
延回路を介し順次遅延された制御パルスが他の各サステ
ィン回路の該入力端子に供給される。
（４）上記駆動回路を半導体集積回路化するには、１つ
の半導体集積回路内に、１つの前記グループに対する前
記サスティン回路と、入力端子が該サスティン回路の該
入力端子に接続された１つの前記遅延回路とを設け、該
サスティン回路の該入力端子Ａと該遅延回路の出力端子
Ｂとを該半導体集積回路の外部端子とする。
の半導体集積回路内に、１つの前記グループに対する前
記サスティン回路と、入力端子が該サスティン回路の該
入力端子に接続された１つの前記遅延回路とを設け、該
サスティン回路の該入力端子Ａと該遅延回路の出力端子
Ｂとを該半導体集積回路の外部端子とする。
順次、一つの半導体集積回路の出力端子Ｂを他の半導
体集積回路の入力端子Ａにカスケード接続することによ
り、上記駆動回路が構成される。
体集積回路の入力端子Ａにカスケード接続することによ
り、上記駆動回路が構成される。
（５）本発明に係る他のプラズマデイスプレイパネルの
駆動方法では、行電極及び列電極に印加する維持パルス
の立ち上がり時間を0.1〜0.3μｓにする。
駆動方法では、行電極及び列電極に印加する維持パルス
の立ち上がり時間を0.1〜0.3μｓにする。
従来では、維持パルスの立ち上がりが緩やかであると
立ち上がりの途中で放電が発生して充分な放電が行われ
ないため、その立ち上がり時間は短いほど良いとされて
いた。しかし、この立ち上がり時間を0.3μｓ以下にす
れば、維持パルスの立ち上がり後に放電が生じるので、
充分な放電が行われ、維持電圧マージンを狭くすること
がない。また、立ち上がり時間を0.1μｓ以上にすれ
ば、立ち上がりが緩やかになるので、電極に流れる変位
電流のピーク値が小さくなり、ノイズに弱いシフトレジ
スタ等が誤動作するのを防止することができる。
立ち上がりの途中で放電が発生して充分な放電が行われ
ないため、その立ち上がり時間は短いほど良いとされて
いた。しかし、この立ち上がり時間を0.3μｓ以下にす
れば、維持パルスの立ち上がり後に放電が生じるので、
充分な放電が行われ、維持電圧マージンを狭くすること
がない。また、立ち上がり時間を0.1μｓ以上にすれ
ば、立ち上がりが緩やかになるので、電極に流れる変位
電流のピーク値が小さくなり、ノイズに弱いシフトレジ
スタ等が誤動作するのを防止することができる。
［実施例］ 以下、図面に基づいて本発明の実施例を説明する。
（１）第１実施例 第１図はメモリタイプ・プラズマデイスプレイパネル
駆動回路の要部構成を示す。
駆動回路の要部構成を示す。
このプラズマディスプレイパネルは第８図に示す如く
構成されており、ｎ本の線状列電極X1〜Xn及びｍ本の線
状行電極Y1〜Ymが備えられている。列電極及び行電極は
異なる平面上で互いに直交する方向に配置され、ｎ×ｍ
個、例えば640×400個の放電セルが形成されている。列
電極は隣合う４本（実際には、例えば160本）の電極の
組からなるＮ個の第１列電極グループGX1、第２列電極
グループGX2・・・第Ｎ列電極グループGXNに分割されて
いる。
構成されており、ｎ本の線状列電極X1〜Xn及びｍ本の線
状行電極Y1〜Ymが備えられている。列電極及び行電極は
異なる平面上で互いに直交する方向に配置され、ｎ×ｍ
個、例えば640×400個の放電セルが形成されている。列
電極は隣合う４本（実際には、例えば160本）の電極の
組からなるＮ個の第１列電極グループGX1、第２列電極
グループGX2・・・第Ｎ列電極グループGXNに分割されて
いる。
各グループ毎の全端子は、共通にそれぞれサスティン
回路31、32・・・3Nの出力端子に接続されている。各サ
スティン回路31〜3Nは、5Vの１個の維持制御パルスに応
答して、例えば100Vの１個の維持パルスを出力する。隣
合うサスティン回路の入力端子間には、それぞれ遅延回
路41、42・・・４（Ｎ−１）がその入力端子をサスティ
ン回路31、32・・・３（Ｎ−１）側にして接続されてい
る。
回路31、32・・・3Nの出力端子に接続されている。各サ
スティン回路31〜3Nは、5Vの１個の維持制御パルスに応
答して、例えば100Vの１個の維持パルスを出力する。隣
合うサスティン回路の入力端子間には、それぞれ遅延回
路41、42・・・４（Ｎ−１）がその入力端子をサスティ
ン回路31、32・・・３（Ｎ−１）側にして接続されてい
る。
なお、第１図では、書込駆動回路及び消去駆動回路を
図示省略している。
図示省略している。
上記構成において、サスティン回路31の入力端子に周
期的な維持制御パルスを供給すると、サスティン回路32
〜3nの入力端子には、それぞれ遅延回路41〜４（Ｎ−
１）により順次時間td遅延された維持制御パルスが供給
される。したがって、列電極グループGX1、GX2・・・に
はそれぞれ、第２図に示す如く、隣合うグループについ
て立ち上がり時間がtdだけ異なる維持パルスが印加され
る。このため、列電極グループGX1〜GXNに流れる変位電
流及び放電電流のピーク時点は、隣合うグループについ
て時間tdだけずれ、全列電極に流れる変位電流及び放電
電流のピーウ値が従来に比し極めて小さくなる。
期的な維持制御パルスを供給すると、サスティン回路32
〜3nの入力端子には、それぞれ遅延回路41〜４（Ｎ−
１）により順次時間td遅延された維持制御パルスが供給
される。したがって、列電極グループGX1、GX2・・・に
はそれぞれ、第２図に示す如く、隣合うグループについ
て立ち上がり時間がtdだけ異なる維持パルスが印加され
る。このため、列電極グループGX1〜GXNに流れる変位電
流及び放電電流のピーク時点は、隣合うグループについ
て時間tdだけずれ、全列電極に流れる変位電流及び放電
電流のピーウ値が従来に比し極めて小さくなる。
ずらし時間tdは、隣合うグループについてあまり大き
くすると隣合うグループの電極間に疑似的消去パルスが
作成されるので、0.3μｓ以下であることが好ましい。
くすると隣合うグループの電極間に疑似的消去パルスが
作成されるので、0.3μｓ以下であることが好ましい。
行電極についても上記同様であり、行電極Y1〜Ymは隣
合う４本（実際には、例えば200本）の電極の組からな
るＭ個の第１行電極グループGY1、第２行電極グループG
Y2・・・第Ｍ行電極グループGYMに分割されている。ま
た、各グループ毎の全端子は、共通にそれぞれサスティ
ン回路51、52・・・5Mの出力端子に接続され、隣合うサ
スティン回路の入力端子間には、それぞれ遅延回路61〜
６（Ｍ−１）が接続されている。
合う４本（実際には、例えば200本）の電極の組からな
るＭ個の第１行電極グループGY1、第２行電極グループG
Y2・・・第Ｍ行電極グループGYMに分割されている。ま
た、各グループ毎の全端子は、共通にそれぞれサスティ
ン回路51、52・・・5Mの出力端子に接続され、隣合うサ
スティン回路の入力端子間には、それぞれ遅延回路61〜
６（Ｍ−１）が接続されている。
第３図はドット数640×400のプラズマディスプレイの
列電極及び行電極をグループに分割した場合のグループ
分割数と維持電圧マージンとの関係を示す。第３図で
は、（グループ分割数）＝（行電極分割数）＝（列電極
分割数）である。また、維持電圧マージンとは、書き込
みを行っていない放電セルに電圧を加えたときに放電が
開始する放電開始電圧Vfと、書き込みを行った放電セル
に維持パルスを供給して放電を維持するための最低放電
維持電圧Vsmとの差をいう。このVf及びVsmは各放電セル
についてバラツキがあるので、維持電圧マージンが狭い
と電源電圧の変動等により誤動作が生ずる原因となる。
列電極及び行電極をグループに分割した場合のグループ
分割数と維持電圧マージンとの関係を示す。第３図で
は、（グループ分割数）＝（行電極分割数）＝（列電極
分割数）である。また、維持電圧マージンとは、書き込
みを行っていない放電セルに電圧を加えたときに放電が
開始する放電開始電圧Vfと、書き込みを行った放電セル
に維持パルスを供給して放電を維持するための最低放電
維持電圧Vsmとの差をいう。このVf及びVsmは各放電セル
についてバラツキがあるので、維持電圧マージンが狭い
と電源電圧の変動等により誤動作が生ずる原因となる。
図示の如く、グループ分割数が２以上の場合には充分
なマージンが得られることが解る。グループ分割数をあ
まり多くすると構成が複雑になるので、好ましいグルー
プ分割数は２〜３である。また、この程度の分割数で放
電電流のピーク値を充分小さくしてノイズに弱いシフト
レジスタ等の誤動作を防止することができる。
なマージンが得られることが解る。グループ分割数をあ
まり多くすると構成が複雑になるので、好ましいグルー
プ分割数は２〜３である。また、この程度の分割数で放
電電流のピーク値を充分小さくしてノイズに弱いシフト
レジスタ等の誤動作を防止することができる。
（２）第２実施例 第４図はメモリタイププラズマディスプレイパネル駆
動回路の要部構成を示す。この第２実施例では、回路自
体は第１図と同一であるが、駆動回路を半導体集積回路
で構成するために次のような工夫をしている。
動回路の要部構成を示す。この第２実施例では、回路自
体は第１図と同一であるが、駆動回路を半導体集積回路
で構成するために次のような工夫をしている。
すなわち、サスティン回路31と遅延回路41とを１つの
半導体集積回路71内に備え、サスティン回路31の入力端
子と遅延回路41の入力端子とを共通にして外部入力端子
71aに接続し、遅延回路41の出力端子を外部出力端子71b
に接続している。
半導体集積回路71内に備え、サスティン回路31の入力端
子と遅延回路41の入力端子とを共通にして外部入力端子
71aに接続し、遅延回路41の出力端子を外部出力端子71b
に接続している。
このサスティン回路31は、レベルシフタ31aと、ベー
スがレベルシフタ31aの出力端子に接続されたPNP型トラ
ンジスタ31b及びNPN型トランジスタ31cとからなる。PNP
型トランジスタ31bのエミッタは維持電圧電源端子に接
続され、NPN型トランジスタ31cのエミッタはアースさ
れ、PNP型トランジスタ31b及びNPN型トランジスタ31cの
コレクタは共通に外部出力端子71cに接続されている。
この外部出力端子71cは、列電極X1に接続されれてい
る。
スがレベルシフタ31aの出力端子に接続されたPNP型トラ
ンジスタ31b及びNPN型トランジスタ31cとからなる。PNP
型トランジスタ31bのエミッタは維持電圧電源端子に接
続され、NPN型トランジスタ31cのエミッタはアースさ
れ、PNP型トランジスタ31b及びNPN型トランジスタ31cの
コレクタは共通に外部出力端子71cに接続されている。
この外部出力端子71cは、列電極X1に接続されれてい
る。
レベルシフタ31aに１個の維持制御パルスを供給する
と、PNP型トランジスタ31bに１個のスイッチングパルス
が供給された後、NPN型トランジスタ31cに１個のスイッ
チングパルスが供給されて、外部出力端子71cに図示の
ような一個の維持パルスが取り出される。
と、PNP型トランジスタ31bに１個のスイッチングパルス
が供給された後、NPN型トランジスタ31cに１個のスイッ
チングパルスが供給されて、外部出力端子71cに図示の
ような一個の維持パルスが取り出される。
半導体集積回路72についても半導体集積回路71と同一
構成であり、半導体集積回路71の構成要素31a〜31c、4
1、71a〜71cに対応する構成要素にそれぞれ符号32a〜32
c、42、72a〜72cを付してその説明を省略する。
構成であり、半導体集積回路71の構成要素31a〜31c、4
1、71a〜71cに対応する構成要素にそれぞれ符号32a〜32
c、42、72a〜72cを付してその説明を省略する。
半導体集積回路71の出力端子71bは半導体集積回路72
の入力端子72aにカスケード接続され、図示しない半導
体集積回路についても以下同様のカスケード接続が行わ
れ、第１図と同一構成にされる。
の入力端子72aにカスケード接続され、図示しない半導
体集積回路についても以下同様のカスケード接続が行わ
れ、第１図と同一構成にされる。
なお、半導体集積回路71、72・・・には書き込みパル
スや消去パルスを作成する駆動回路及びこれらにデータ
信号を供給するシフトレジスタ等が内蔵されている。
スや消去パルスを作成する駆動回路及びこれらにデータ
信号を供給するシフトレジスタ等が内蔵されている。
（３）第３実施例 第５図は放電セル11についてのサスティン回路を示
す。このサスティン回路31Aでは、第４図のサスティン
回路32に加えて、PNP型トランジスタ31bのエミッタ・コ
レクタ間にダイオード81が並列接続され、NPN型トラン
ジスタ31cのエミッタ・コレクタ間にダイオード82及び
コンデンサ83が並列接続されている。ダイオード81及び
82は、列電極X1の電位が維持電圧Vs以上又は0V以下にな
るのを防止するためのものである。行電極Y1に接続され
るサスティン回路51Aもサスティン回路31Aと同様の構成
であり、第５図では１つのボックスで示してある。他の
点については第１図と同一構成である。
す。このサスティン回路31Aでは、第４図のサスティン
回路32に加えて、PNP型トランジスタ31bのエミッタ・コ
レクタ間にダイオード81が並列接続され、NPN型トラン
ジスタ31cのエミッタ・コレクタ間にダイオード82及び
コンデンサ83が並列接続されている。ダイオード81及び
82は、列電極X1の電位が維持電圧Vs以上又は0V以下にな
るのを防止するためのものである。行電極Y1に接続され
るサスティン回路51Aもサスティン回路31Aと同様の構成
であり、第５図では１つのボックスで示してある。他の
点については第１図と同一構成である。
上記構成において、サスティン回路31Aのレベルシフ
タ31aに維持制御パルスを供給すると、列電極X1には維
持パルスが供給されるが、放電セル11に並列にコンデン
サ83が接続されているので、変位電流は列電極X1のみな
らずコンデンサ83にも分配され、したがって、第６図に
示す如く、維持パルスの立ち上がり時間trが従来よりも
長くなり、ノイズの発生を防止することができる。
タ31aに維持制御パルスを供給すると、列電極X1には維
持パルスが供給されるが、放電セル11に並列にコンデン
サ83が接続されているので、変位電流は列電極X1のみな
らずコンデンサ83にも分配され、したがって、第６図に
示す如く、維持パルスの立ち上がり時間trが従来よりも
長くなり、ノイズの発生を防止することができる。
第７図は維持パルス立ち上がり時間trと維持電圧マー
ジンとの関係を示す。tr＞0.3μｓでは、維持パルスの
立ち上がりの途中で放電が生じるので、維持電圧マージ
ンが狭くなる。また、tr＜0.1μｓでは、維持パルスの
急峻な立ち上がりによりノイズを発生させ、上記シフト
レジスタ等が誤動作するので好ましくない。したがっ
て、維持パルス立ち上がり時間trの好ましい範囲は0.1
μｓ＜tr＜0.3μｓである。
ジンとの関係を示す。tr＞0.3μｓでは、維持パルスの
立ち上がりの途中で放電が生じるので、維持電圧マージ
ンが狭くなる。また、tr＜0.1μｓでは、維持パルスの
急峻な立ち上がりによりノイズを発生させ、上記シフト
レジスタ等が誤動作するので好ましくない。したがっ
て、維持パルス立ち上がり時間trの好ましい範囲は0.1
μｓ＜tr＜0.3μｓである。
なお、コンデンサ83の代わりに、列電極X1に抵抗器を
直列接続して維持パルスの立ち上がりを緩やかにするこ
とも考えられるが、この抵抗器に流れる電流により電圧
降下が生じて維持電圧が低下し、第７図に示す維持電圧
マージンが狭くなるので好ましくない。
直列接続して維持パルスの立ち上がりを緩やかにするこ
とも考えられるが、この抵抗器に流れる電流により電圧
降下が生じて維持電圧が低下し、第７図に示す維持電圧
マージンが狭くなるので好ましくない。
［発明の効果］ 以上説明したように、本発明に係るプラズマディスプ
レイパネルの駆動方法及び駆動回路によれば、行電極及
び列電極の少なくとも一方を複数のグループに分割し、
各グループの電極に印加する維持パルスの立ち上がり時
間をずらしているので、各グループ毎の放電電流をピー
ク時点がずれ、全放電電流のピーク値が小さくなり、し
たがって、維持電圧のマージンが広くなり、放電セルの
特性のバラツキとの関係で放電セルが誤動作するのを防
止することができるとともに、ノイズに弱いシフトレジ
スタ等が誤動作するのを防止することができるという優
れた効果を奏する。
レイパネルの駆動方法及び駆動回路によれば、行電極及
び列電極の少なくとも一方を複数のグループに分割し、
各グループの電極に印加する維持パルスの立ち上がり時
間をずらしているので、各グループ毎の放電電流をピー
ク時点がずれ、全放電電流のピーク値が小さくなり、し
たがって、維持電圧のマージンが広くなり、放電セルの
特性のバラツキとの関係で放電セルが誤動作するのを防
止することができるとともに、ノイズに弱いシフトレジ
スタ等が誤動作するのを防止することができるという優
れた効果を奏する。
本発明に係る他のプラズマデイスプレイパネルの駆動
方法によれば、行電極及び列電極に印加する維持パルス
の立ち上がり時間を0.1〜0.3μｓにしているので、維持
電圧マージンを狭くすることなく、電極に流れる変位電
流のピーク値を小さくすることができ、ノイズに弱いシ
フトレジスタ等が誤動作するのを防止することができる
という優れた効果を奏する。
方法によれば、行電極及び列電極に印加する維持パルス
の立ち上がり時間を0.1〜0.3μｓにしているので、維持
電圧マージンを狭くすることなく、電極に流れる変位電
流のピーク値を小さくすることができ、ノイズに弱いシ
フトレジスタ等が誤動作するのを防止することができる
という優れた効果を奏する。
【図面の簡単な説明】 第１図乃至第３図は本発明の第１実施例に係り、 第１図はメモリタイプ・プラズマディスプレイパネルの
要部駆動回路図、 第２図は第１図に示す列電極グループGX1〜GX3に印加さ
れる維持パルスのタイムチャート、 第３図は電極のグループ分割数と維持電圧マージンとの
関係を示す図である。 第４図は本発明の第２実施例に係るメモリタイプ・プラ
ズマディスプレイパネルの要部駆動回路図である。 第５図乃至第７図は本発明の第３実施例に係り、 第５図はセル11についてのサスティン回路図、 第６図は第５図に示す回路についての維持パルス及び放
電発光パルスの波形図、 第７図は維持パルス立ち上がり時間と維持電圧マージン
との関係を示す線図である。 第８図乃至第11図は従来例に係り、 第８図はメモリタイプ・プラズマディスプレイパネルの
横断面構成図、 第９図は第８図の列電極X1、X2と行電極Y1、Y2間に形成
される放電セルの領域を示す図、 第10図は第９図に示す電極に印加される駆動パルス及び
放電セルの電極間に印加される駆動パルスのタイムチャ
ート、 第11図は従来例の問題点を説明する波形図である。 図中、 ３、４は誘電体 11、12、21、22は放電セル 31〜3N、31A、51〜5N、51Aはサスティン回路 31a,32aはレベルシフタ 41〜4N、61〜6Nは遅延回路 71、72は半導体集積回路 GX1〜GXNは列電極グループ GY1〜GYMは行電極グループ
要部駆動回路図、 第２図は第１図に示す列電極グループGX1〜GX3に印加さ
れる維持パルスのタイムチャート、 第３図は電極のグループ分割数と維持電圧マージンとの
関係を示す図である。 第４図は本発明の第２実施例に係るメモリタイプ・プラ
ズマディスプレイパネルの要部駆動回路図である。 第５図乃至第７図は本発明の第３実施例に係り、 第５図はセル11についてのサスティン回路図、 第６図は第５図に示す回路についての維持パルス及び放
電発光パルスの波形図、 第７図は維持パルス立ち上がり時間と維持電圧マージン
との関係を示す線図である。 第８図乃至第11図は従来例に係り、 第８図はメモリタイプ・プラズマディスプレイパネルの
横断面構成図、 第９図は第８図の列電極X1、X2と行電極Y1、Y2間に形成
される放電セルの領域を示す図、 第10図は第９図に示す電極に印加される駆動パルス及び
放電セルの電極間に印加される駆動パルスのタイムチャ
ート、 第11図は従来例の問題点を説明する波形図である。 図中、 ３、４は誘電体 11、12、21、22は放電セル 31〜3N、31A、51〜5N、51Aはサスティン回路 31a,32aはレベルシフタ 41〜4N、61〜6Nは遅延回路 71、72は半導体集積回路 GX1〜GXNは列電極グループ GY1〜GYMは行電極グループ
Claims (5)
- 【請求項１】誘電体に被われた複数の行電極（Y1〜Ym）
と複数の列電極（X1〜Xn）とが互いに対向して交差する
ように配設され、該交差部分に放電セルが形成されたメ
モリタイプ・プラズマデイスプレイパネルの駆動方法に
おいて、 該行電極（Y1〜Ym）及び該列電極（X1〜Xn）の少なくと
も一方を複数のグループ（GY1〜GYM、GX1〜GXN）に分割
し、各グループの電極に印加する維持パルスの立ち上が
り時間をずらしたことを特徴とするプラズマディスプレ
イパネル駆動方法。 - 【請求項２】前記ずらし時間は、隣合う前記グループに
ついて0.3μｓ以下であることを特徴とする請求項１記
載のプラズマディスプレイパネル駆動方法。 - 【請求項３】誘電体に被われた複数の行電極（Y1〜Ym）
と複数の列電極（X1〜Xn）とが互いに対向して交差する
ように配設され、該交差部分に放電セルが形成されたメ
モリタイプ・プラズマデイスプレイパネルの駆動回路に
おいて、 複数のグループに分割された該行電極または該列電極の
該グループ（GY1〜GYM、GX1〜GXN）毎に設けられ、入力
端子に供給される制御パルスに応答して、共通の維持パ
ルスを該グループ内の各電極に供給するサスティン回路
（51〜5M、31〜3N）と、 該行電極または該列電極についての隣合う該サスティン
回路の該入力端子間に接続された遅延回路（61〜６（Ｍ
−１）、41−４（Ｎ−１））とを有し、 該行電極または該列電極について、１つの該サスティン
回路の該入力端子に該制御パルスを供給することによ
り、該遅延回路を介し順次遅延された制御パルスを他の
各サスティン回路の該入力端子に供給するようにしたこ
とを特徴とするプラズマディスプレイパネル駆動回路。 - 【請求項４】１つの半導体集積回路（71）内に、１つの
前記グループに対する前記サスティン回路（31）と、入
力端子が該サスティン回路の該入力端子に接続された１
つの前記遅延回路（41）とを設け、 該サスティン回路（31）の該入力端子（71a）と該遅延
回路（41）の出力端子（71b）とを該半導体集積回路（7
1）の外部端子としたことを特徴とする請求項３記載の
プラズマディスプレイパネル駆動回路。 - 【請求項５】誘電体に被われた複数の行電極と複数の列
電極とが互いに対向して交差するように配設され、該交
差部分に放電セルが形成されたメモリタイプ・プラズマ
デイスプレイパネルの駆動方法において、 該行電極及び該列電極に印加する維持パルスの立ち上が
り時間を0.1〜0.3μｓにしたことを特徴とするプラズマ
ディスプレイパネル駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180955A JP2642956B2 (ja) | 1988-07-20 | 1988-07-20 | プラズマディスプレイパネル駆動方法及びその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63180955A JP2642956B2 (ja) | 1988-07-20 | 1988-07-20 | プラズマディスプレイパネル駆動方法及びその回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0229779A JPH0229779A (ja) | 1990-01-31 |
| JP2642956B2 true JP2642956B2 (ja) | 1997-08-20 |
Family
ID=16092198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63180955A Expired - Lifetime JP2642956B2 (ja) | 1988-07-20 | 1988-07-20 | プラズマディスプレイパネル駆動方法及びその回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2642956B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7468714B2 (en) | 1998-09-04 | 2008-12-23 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| KR100889095B1 (ko) * | 1999-11-09 | 2009-03-16 | 파나소닉 주식회사 | 플라즈마 디스플레이 장치 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2950270B2 (ja) * | 1997-01-10 | 1999-09-20 | 日本電気株式会社 | 交流放電メモリ型プラズマディスプレイパネルの駆動方法 |
| JP4651221B2 (ja) * | 2001-05-08 | 2011-03-16 | パナソニック株式会社 | ディスプレイパネルの駆動装置 |
| EP1876579A4 (en) | 2005-04-21 | 2010-03-17 | Panasonic Corp | DRIVE CIRCUIT AND DISPLAY DEVICE |
| US7667696B2 (en) | 2005-05-24 | 2010-02-23 | Lg Electronics Inc. | Plasma display apparatus |
| KR100726636B1 (ko) * | 2005-05-24 | 2007-06-11 | 엘지전자 주식회사 | 플라즈마 표시장치 |
| KR102592321B1 (ko) * | 2018-08-16 | 2023-10-19 | 주식회사 엘지에너지솔루션 | 전기 부하를 위한 구동 장치 및 그것을 포함하는 전자 기기 |
-
1988
- 1988-07-20 JP JP63180955A patent/JP2642956B2/ja not_active Expired - Lifetime
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7468714B2 (en) | 1998-09-04 | 2008-12-23 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7649511B2 (en) | 1998-09-04 | 2010-01-19 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7652643B2 (en) | 1998-09-04 | 2010-01-26 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7683859B2 (en) | 1998-09-04 | 2010-03-23 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7701418B2 (en) | 1998-09-04 | 2010-04-20 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7701417B2 (en) | 1998-09-04 | 2010-04-20 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7705807B2 (en) | 1998-09-04 | 2010-04-27 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7724214B2 (en) | 1998-09-04 | 2010-05-25 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7728793B2 (en) | 1998-09-04 | 2010-06-01 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7728795B2 (en) | 1998-09-04 | 2010-06-01 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| US7728794B2 (en) | 1998-09-04 | 2010-06-01 | Panasonic Corporation | Plasma display panel driving method and plasma display panel apparatus capable of displaying high-quality images with high luminous efficiency |
| KR100889095B1 (ko) * | 1999-11-09 | 2009-03-16 | 파나소닉 주식회사 | 플라즈마 디스플레이 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0229779A (ja) | 1990-01-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100242244B1 (ko) | 스캐닝 회로 | |
| JP3692827B2 (ja) | Ａｃ型プラズマディスプレイパネルの駆動方法 | |
| US7242373B2 (en) | Circuit for driving flat display device | |
| KR100321659B1 (ko) | 플라즈마 디스플레이 패널의 구동 방법 | |
| EP0548051A2 (en) | Method for sustaining cells and pixels of plasma panels, electro-luminescent panels, LCD's or the like and a circuit for carrying out the method | |
| US20020070928A1 (en) | Method and device for driving a display panel | |
| KR20010006906A (ko) | 용량성 부하의 구동 방법 및 구동 회로 | |
| EP0004700B1 (en) | Gaseous discharge display system | |
| JP3642693B2 (ja) | プラズマディスプレイパネル装置 | |
| US4496879A (en) | System for driving AC plasma display panel | |
| JP2001222956A (ja) | Ａｃ型プラズマディスプレイ、その駆動装置及びその駆動方法 | |
| JP2642956B2 (ja) | プラズマディスプレイパネル駆動方法及びその回路 | |
| US7626563B2 (en) | Plasma display apparatus which has an improved data pulse and method for driving the same | |
| EP1755101B1 (en) | Plasma display apparatus | |
| US6373451B1 (en) | Method for driving AC plasma display panel | |
| US4189729A (en) | MOS addressing circuits for display/memory panels | |
| US20060256042A1 (en) | Plasma display apparatus and driving method thereof | |
| US4200822A (en) | MOS Circuit for generating a square wave form | |
| KR100389728B1 (ko) | 표면방전형플라즈마디스플레이장치 | |
| JP3078114B2 (ja) | 気体放電表示パネルの駆動方法および駆動装置 | |
| US3976993A (en) | Gas discharge panel self shift drive system and method of driving | |
| JPH10319900A (ja) | プラズマディスプレイ装置の駆動方法 | |
| KR20020019593A (ko) | 지지 전극들 및 지지 회로를 갖는 표시 패널 | |
| JP2895397B2 (ja) | 気体放電型表示装置の駆動方法 | |
| US4140944A (en) | Method and apparatus for open drain addressing of a gas discharge display/memory panel |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S131 | Request for trust registration of transfer of right |
Free format text: JAPANESE INTERMEDIATE CODE: R313131 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080502 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090502 Year of fee payment: 12 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090502 Year of fee payment: 12 |