JPH0229779A - プラズマディスプレイパネル駆動方法及びその回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術（第８〜１１図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 第１実施例（第１〜３図） 第２実施例（第４図） 第３実施例（第５〜７図） 発明の効果 ［概要］ 誘電体に被われた複数の行電極と複数の列電極とが互い
に対向して交差するように配設されたメモリタイプ・プ
ラズマディスプレイパネルの駆動方法及び駆動装置に関
し、 維持パルスに起因する誤動作を防止することを目的とし
、 誘電体に被われた複数の行電極と複数の列電極とが互い
に対向して交差するように配設され、該交差部分に放電
セルが形成されたメモリタイプ・プラズマディスプレイ
パネルの駆動方法において、該行電極及び該列電極の少
なくとも一方を複数のグループに分割し、各グループの
電極に印加する維持パルスの立ち上がり時間を、好まし
くは、隣合う前記グループについて０．３μｓ以下ずら
して駆動方法を構成し、 複数のグループに分割された該行電極または該列電極の
該グループ毎に設けられ、入力端子に供給される制御パ
ルスに応答して、共通の維持パルスを該グループ内の各
電極に供給するサスティン回路と、該行電極または該列
電極についての隣合う該サスティン回路の該入力端子間
に接続された遅延回路とを有し、該行電極または該列電
極について、１つの該サスティン回路の該入力端子に該
制御パルスを供給することにより、該遅延回路を介し順
次遅延された制御パルスを他の各サスティン回路の該入
力端子に供給するように駆動回路を構成し、 該行電極及び該列電極に印加する維持パルスの立ち上が
り時間を０，１〜０．３μｓにして他の駆動方法を構成
する。

［産業上の利用分野］ 本発明は、誘電体に被われた複数の行電極と複数の列電
極とが互いに対向して交差するように配設されたメモリ
タイプ・プラズマディスプレイパネルの駆動方法及び駆
動装置に関する。

［従来の技術］ 第８図はメモリタイプ・プラズマディスプレイパネルの
横断面構成を示す。

前面ガラス基板ｌと裏面ガラス基板２の対向面には、そ
れぞれ複数の列電極Ｘと行電極Ｙとが設けられている。

列電極Ｘ及び行電極Ｙは線電極であり、互いに直交する
方向に延びている。前面ガラス基板ｌおよび裏面ガラス
基板２の対向面にはさらに、列電極Ｘ及び行電極Ｙを被
うメモリ用誘電体３．４が被着されている。誘電体３．
４上には、それぞれ劣化防止用の保護膜５．６が被着さ
れている。保護膜５．６間には、その縁部にスペーサ７
が介在されて、放電スペースが形成されている。この放
電スペースは、誘電体３．４の周部に設けられたシール
ガラス８により閉じられており、内部にネオンガス及び
若干の稀ガスが混合封入されている。このようにして、
列電極Ｘと行電極Ｙとの交差部分に放電セルが形成され
ている。

第９図は、多数の列電極Ｘ１行電極Ｙのうち、列電極Ｘ
】、ｘ２と行電極Ｙ１、Ｙ２の交差部分に形成される放
電セル１１，１２．２１及び２２の領域を示す。また、
第１０図上部には、これら列電極ｘ１１ｘ２及び行電極
Ｙ１、Ｙ２に印加される駆動電圧の波形を示す。これら
波形のうち、行電極Ｙ１％Ｙ２については実際の波形の
位相を反転したものを示している。放電セル１１〜２２
の電極間に印加される電圧波形は、第１０図下部に示す
如くなる。図中、点線は、放電により誘電体３．４の表
面に帯電された電荷による壁電圧を示す。

プラズマディスプレイパネルを駆動する動作は図示の如
く、書き込み動作、消去動作及び維持動作からなり、各
動作に対応して、書き込みパルス、消去パルス及び維持
パルスを必要とする。

書き込みパルスの高さは放電開始電圧７２以上であり、
放電により誘電体３．４間に前記壁電圧を生成する。電
極間に印加された電圧による電界の方向と、壁電圧によ
る電界の方向は逆であり、次にこの書き込みパルスと逆
位相の維持パルスを供給すると、両型圧による電界方向
が一致し、放電開始電圧Ｖ、以下の維持電圧■、で放電
発光が生ずる。しかし、過去に書き込みパルスが供給さ
れなかった放電セルについては、壁電圧が略零であり、
放電発光しない。したがって、すべての放電セルに交流
維持パルスを供給することにより、過去に書き込みパル
スが供給された放電セルのみを放電発光させることがで
きる。

維持パルスよりも細幅の消去パルスを電極間に印加した
場合には、誘電体３．４の表面に帯電した電荷が放電さ
れ、その後帯電が行われず、壁電荷が略零になるので、
その後維持パルスをこの電極間に供給しても放電発光が
生じない。

［発明が解決しようとする課題］ しかし、表示ドツト数は例えば６４０Ｘ　４００ドツト
もあり、列電極Ｘ及び行電極Ｙにはそれぞれ同位相の維
持パルスを印加していたので、第１１図に示す如く、維
持パルス立ち上がり後の放電電流のピーク値が大きくな
り、維持パルスを作成するための維持電圧（電源電圧）
■、に負のスパイク状ノイズが生じる。このため、維持
パルス電圧にもこのノイズが生じて、放電開始電圧Ｖ、
の増分よりも最低放電維持電圧■１．の増分の方が大き
くなり、すなわち維持電圧■、のマージンが狭くなり、
放電セルの特性のバラツキとの関係で放電セルが誤動作
し易いという問題点があった。

また、各放電セルは容量負荷であるので、維持パルスの
立ち上がり時にスパイク状の大きな変位電流が流れて、
書込消去制御回路で用いられるシフトレジスタ等にノイ
ズを与え、誤動作の原因となるという問題点があった。

この誤動作は上記放電電流によっても生ずる。

本発明の目的は、上記問題点に鑑み、維持パルスに起因
する誤動作を防止することができるプラズマディスプレ
イパネル駆動方法及びその回路を提供することにある。

［課題を解決するための手段及びその作用］（１）この
目的を達成するために、本発明に係るプラズマディスプ
レイパネル駆動方法では、行電極及び列電極の少なくと
も一方を複数のグループに分割し、各グループの電極に
印加する維持パルスの立ち上がり時間をずらしている。

これにより、各グループ毎の放電電流のピーク時点がず
れるので、全放電電流のピーク値が小さくなる。

したがって、維持電圧のマージンが広くなり、放電セル
の特性のバラツキとの関係で放電セルが誤動作するのを
防止することができる。

また、ノイズに弱いシフトレジスタ等が誤動作するのを
防止することができる。

（２）上記ずらし時間は、隣合うグループについてあま
り大きくすると、隣合うグループの電極間に疑似的消去
パルスが作成されるので、０．３μｓ以下であることが
好ましい。

（３）上記方法を実施する駆動回路は次の２要素を備え
て構成される ■複数のグループに分割された行電極または列電極の該
グループ毎に設けられ、入力端子に供給される制御パル
スに応答して、共通の維持パルスを該グループ内の各電
極に供給するサスティン回路。

■数行電極または該列電極についての隣合う該サスティ
ン回路の該入力端子間に接続された遅延回路。

該行電極または該列電極について、１つの該サスティン
回路の該入力端子に該制御パルスを供給すると、該遅延
回路を介し順次遅延された制御パルスが他の各サスティ
ン回路の該入力端子に供給される。

（４）上記駆動回路を半導体集積回路化するには、１つ
の半導体集積回路内に、１つの前記グループに対する前
記サスティン回路と、入力端子が該サスティン回路の該
入力端子に接続された１つの前記遅延回路とを設け、該
サスティン回路の該入力端子Ａと該遅延回路の出力端子
Ｂとを該半導体集積回路の外部端子とする。

順次、一つの半導体集積回路の出力端子Ｂを他の半導体
集積回路の入力端子Ａにカスケード接続することにより
、上記駆動回路が構成される。

（５）本発明に係る他のプラズマディスプレイパネルの
駆動方法では、行電極及び列電極に印加する維持パルス
の立ち上がり時間を０．１〜０．３μｓにする。

従来では、維持パルスの立ち上がりが緩やかであると立
ち上がりの途中で放電が発生して充分な放電が行われな
いため、その立ち上がり時間は短いほど良いとされてい
た。しかし、この立ち上がり時間を０．３μ８以下にす
れば、維持パルスの立ち上がり後に放電が生じるので、
充分な放電が行われ、維持電圧マージンを狭くすること
がない。

また、立ち上がり時間を０．１μｓ以上にすれば、立ち
上がりが緩やかになるので、電極に流れる変位電流のピ
ーク値が小さくなり、ノイズに弱いシフトレジスタ等が
誤動作するのを防止することができる。

［実施例］ 以下、図面に基づいて本発明の詳細な説明する。

（り第１実施例 第１図はメモリタイプ・プラズマディスプレイパネル駆
動回路の要部構成を示す。

このプラズマディスプレイパネルは第８図に示す如く構
成されており、ｎ本の線状列電極ｘ１〜Ｘｎ及びｎ本の
線状行電極Ｙ１〜Ｙｍが備えられている。

列電極及び行電極は異なる平面上で互いに直交する方向
に配置され、ｎＸｍ個、例えば６４０Ｘ　４００個の放
電セルが形成されている。列電極は隣合う４本（実際に
は、例えば１６０本）の電極の組からなるＮ個の第１列
電極グループＧＸＩ、第２列電極グループＧＸ２・・・
第Ｎ列電極グループＧＸＩＩに分割されている。

各グループ毎の全端子は、共通にそれぞれサスティン回
路３１．３２・・・３Ｎの出力端子に接続されている。

各サスティン回路３１〜３Ｎは、５ｖの１個の維持側＠
ｌ（ルスに応答して、伊１えｆｆ１００Ｖの１個の維持
Ｉくルスを出力する。隣合うサスティン回路の入力端子
間には、それぞれ遅延回路４！、４２・・・４　（Ｎ−
１）がその入力端子をサスティン回路３１，３２・・・
３　（Ｎ−１）側にして接続されている。

なお、第１図では、書込駆動回路及び消去駆動回路を図
示省略している。

上記構成において、サスティン回路３１の入力端子に周
期的な維持制御ノくルスを供給すると、サスティン回路
３２〜３ｎの入力端子に（よ、それぞれ遅延回路４１〜
４　（Ｎ−１）により順次時間ｔｄ遅延された維持制御
パルスが供給される。したｈ＜　、て、列電極グループ
ＧＸＩ、ＧＸ２・・・にはそれぞれ、第２図に示す如く
、隣合うグループにつ−）て立ち上がり時間がｔ６だけ
異なる維持！＜ルスｈ（印加される。このため、列電極
グループＧＸＩ〜ＧＸＮに流れる変位電流及び放電電流
のピーク時点は、隣合うグループについて時間ｔ６だけ
ずれ、全列電極に流れる変位電流及び放電電流のピーク
値が従来に比し極めて小さくなる。

ずらし時間ｔ４は、隣合うグルτプについてあまり大き
くすると隣合うグループの電極間に疑似的消去パルスが
作成されるので、０．３μｓ以下であることが好ましい
。

行電極についても上記同様であり、行電極Ｙ１〜Ｙｍは
隣合う４本（実際には、例えば２００本）の電極の組か
らなるＭ個の第１行電極グループＧＹＩ、第２行電極グ
ループＧＹ２・・・第Ｍ行電極グループＧＹＭに分割さ
れている。また、各グループ毎の全端子は、共通にそれ
ぞれサスティン回路５１．５２・・５Ｍの出力端子に接
続され、隣合うサスティン回路の入力端子間には、それ
ぞれ遅延回路６１〜６　（Ｍ−１）が接続されている。

第３図はドツト数６４ＱＸ　４００のプラズマデイスプ
レィの列電極及び行電極をグループに分割した場合のグ
ループ分割数と維持電圧マージンとの関係を示す。第３
図では、（グループ分割数）−（行電極分割数）−（列
電極分割数）である。また、維持電圧マージンとは、書
き込みを行っていない放電セルに電圧を加えたときに放
電が開始する放電開始電圧Ｖｒと、書き込みを行った放
電セルに維持パルスを供給°して放電を維持するための
最低数Ｔｉ維持電圧ｖ、、との差をいう。このＶｔ及び
ｖ、。

は各放電セルについてバラツキがあるので、維持電圧マ
ーノンが狭いと電源電圧の変動等により誤動作が生ずる
原因となる。

図示の如く、グループ分割数が２以上の場合には充分な
マージンが得られることが解る。グループ分割数をあま
り多くすると構成が複雑になるので、好ましいグループ
分割数は２〜３である。また、この程度の分割数で放電
電流のピーク値を充分小さくしてノイズに弱いシフトレ
ジスタ等の誤動作を防止することができる。

（２）第２実施例 第４図はメモリタイププラズマディスプレイパネル駆動
回路の要部構成を示す。この第２実施例では、回路自体
は第１図と同一であるが、駆動回路を半導体集積回路で
構成するために次のよう、な工夫をしている。

すなわち、サスティン回路３１と遅延回路４１とを１つ
の半導体集積回路７１内に備え、サスティン回路３１の
入力端子と遅延回路４１の入力端子とを共通にして外部
入力端子７１ａに接続し、遅延回路４１の出力端子を外
部出力端子７１ｂに接続している。

このサスティン回路３１は、レベルシフタ３１＆と、ベ
ースがレベルシフタ３１ａの出力端子に接続されたＰＩ
ＩＰ型トランジスタ３１ｂ及びＮＰＩＩＰＮＰ型トラン
ジスタ３１ｂなる。ＰＮＰ型トランジスタ３１ｂのエミ
ッタは維持電圧電源端子に接続され、ＮＰＮ型トランジ
スタ３１ｃのエミッタはアースされ、ＰＮＰ型トランジ
スタ３１ｂ及びＮＰＮ型トランジスタ３１ｃのコレクタ
は共通に外部出力端子７１ｃに接続されている。この外
部出力端子７ＩＣは、列電極Ｘｉに接続されれている。

レベルシフタ３１ａに１個の維持側９８７（ルスを供給
すると、ＰＮＰ型トランジスタ３１ｂに１個のスイッチ
ングパルスが供給された後、ＮＰＮ型トランジスタ３１
ｃに１個のスイッチングパルスが供給されて、外部出力
端子７１ｃに図示のような一個の維持パルスが取り出さ
れる。

半導体集積回路７２についても半導体集積回路７Ｉと同
一構成であり、半導体集積回路７１の構成要素３１ａ〜
３１ｃ、４１，７１ａ〜７１ｃに対応する構成要素にそ
れぞれ符号３２ａ〜３２ｃ１４２．７２２Ｌ〜７２ｃを
付してその説明を省略する。

半導体集積回路７１の出力端子７１ｂは半導体集積回路
７２の入力端子７２ａにカスケード接続され、図示しな
い半導体集積回路についても以下同様のカスケード接続
が行われ、第１図と同一構成にされる。

なお、半導体集積回路７１，７２・・・には書き込みパ
ルスや消去パルスを作成する駆動回路及びこれらにデー
タ信号を供給するシフトレジスタ等が内蔵されている。

（３）第３実施例 第５図は放電セルＩ＋についてのサスティン回路を示す
。このサスティン回路３１Ａでは、第４図のサスティン
回路３２に加えて、ＰＮＰ型トランジスタ３１ｂのエミ
ッタ・コレクタ間にダイオード８１が並列接続され、Ｎ
ＰＮ型トランジスタ３１Ｃのエミッタ・コレクタ間にダ
イオード８２及びコンデンサ８３が並列接続されている
。ダイオード８１及び８２は、列電極Ｘｉの電位が維持
電圧７８以上又はＯｖ以下になるのを防止するためのも
のである。行電極Ｙｌに接続されるサスティン回路５１
Ａもサスティン回路３１Ａと同様の構成であり、第５図
では１つのボックスで示しである。

他の点については第１図と同一構成である。

上記構成において、サスティン回路３１Ａのレベルシフ
タ３１ａに維持制御パルスを供給すると、列電極Ｘｉに
は維持パルスが供給されるが、放電セル１１に並列にコ
ンデンサ８３が接続されているので、変位電流は列電極
ＸＩのみならずコンデンサ８３にも分配され、したがっ
て、第６図に示す如く、維持パルスの立ち上がり時間ｔ
ｒが従来よりも長くなり、ノイズの発生を防止すること
ができる。

第７図は維持パルス立ち上がり時間ｔ、と維持電圧マー
ジンとの関係を示す。ｔ　ｒ＞　０．３μｓでは、維持
パルスの立ち上がりの途中で放電が生じるので、維持電
圧マージンが狭くなる。また、ｔ、、〈０　、　Ｉ　ｕ
ｓでは、維持パルスの急峻な立ち上がりによりノイズを
発生させ、上記シフトレジスタ等が誤動作するので好ま
しくない。したがって、維持パルス立ち上がり時間ｔｒ
の好ましい範囲は０１ｐｓ＜　ｔ　、＜　０．３　μｓ
である。

なお、コンデンサ８３の代わりに、列電極ｘ１に抵抗器
を直列接続して維持パルスの立ち上がりを緩やかにする
ことも考えられるが、この抵抗器に流れる電流により電
圧降下が生じて維持電圧が低下し、第７図に示す維持電
圧マージンが狭くなるので好ましくない。

［発明の効果］ 以上説明したように、本発明に係るプラズマディスプレ
イパネルの駆動方法及び駆動回路によれば、行電極及び
列電極の少なくとも一方を複数のグループに分割し、各
グループの電極に印加する維持パルスの立ち上がり時間
をずらしているので、各グループ毎の放電電流のピーク
時点がずれ、全放電電流のピーク値が小さくなり、した
がって、維持電圧のマージンが広くなり、放電セルの特
性のバラツキとの関係で放電セルが誤動作するのを防止
することができるとともに、ノイズに弱いシフトレジス
タ等が誤動作するのを防止することができるという優れ
た効果を奏する。

本発明に係る他のプラズマディスプレイパネルの駆動方
法によれば、行電極及び列電極に印加する維持パルスの
立ち上がり時間を０．１〜０．３μｓにしているので、
維持電圧マージンを狭くすることなく、電極に流れる変
位電流のピーク値を小さくすることができ、ノイズに弱
いシフトレジスタ等が誤動作するのを防止することがで
きるという優れた効果を奏する。

【図面の簡単な説明】

第１図乃至第３図は本発明の第１実施例に係り、ｍ１図
はメモリタイプ・プラズマディスプレイパネルの要部駆
動回路図、 第２図は第１図に示す列電極グループＧＸＩ　−ＧＸ３
に印加される維持パルスのタイムチャート、第３図は電
極のグループ分割数と維持電圧マージンとの関係を示す
図である。 第４図は本発明の第２実施例に係るメモリタイプ・プラ
ズマディスプレイパネルの要部駆動回路図である。 第５図乃至第７図は本発明の第３実施例に係り、第５図
はセル１１についてのサスティン回路図、第６図は第５
図に示す回路についての維持パルス及び放電発光パルス
の波形図、 第７図は維持パルス立ち上がり時間と維持電圧マージン
との関係を示す線図である。 第８図乃至第１！図は従来例に係り、 第８図はメモリタイプ・プラズマディスプレイパネルの
横断面構成図、 第９図は第８図の列電極ｘ１、ｘ２と行電極Ｙ１．７２
間に形成される放電セルの領域を示す図、第１０図は第
９図に示す電極に印加される駆動パルス及び放電セルの
電極間に印加される駆動パルスのタイムチャート、 第１１図は従来例の問題点を説明する波形図である。 図中、 ３．４は誘電体 ＋Ｓ　＋２．２１．２２は放電セル ３１〜３Ｎ、３１Ａ、５１〜５Ｎ。 サスティン回路 ３１ａ　　３２ａはレベルノフタ ４１〜４Ｎ、６１〜６Ｎは遅延回路 ７１．７２は半導体集積回路 ＧＸＩ〜ＧＸＮは列電極グループ ＧＹＩ　−ＧＹＭは行電極グループ １Ａは グループ分割数と維持電圧マージンとの関係第３図 プラズマディスプレイパネルの要部駆動回路第１図 半導体集積回路７２ プラズマディスプレイパネルの要部駆動回路第４図 放電セル１１についてのサスティン回路第５図 メモリタイプ・プラズマディスプレイパネルの横断面構
成図第８図 ′：！ｌ径交差部分に形成される放電セルの領域第９図 維持パルス立上り時間と維持電圧マージンとの関係箱 図 従来例の問題点を説明する波形図 第１１図

Claims (1)

1. 【特許請求の範囲】 １）、誘電体に被われた複数の行電極（Ｙ１〜Ｙｍ）複
   数の列電極（Ｘ１〜Ｘｎ）とが互いに対向して交差する
   ように配設され、該交差部分に放電セルが形成されたメ
   モリタイプ・プラズマディスプレイパネルの駆動方法に
   おいて、 該行電極（Ｙ１〜Ｙｍ）及び該列電極（Ｘ１〜Ｘｎ）の
   少なくとも一方を複数のグループ（ＧＹ１〜ＧＹＭ、Ｇ
   Ｘ１〜ＧＸＮ）に分割し、各グループの電極に印加する
   維持パルスの立ち上がり時間をずらしたことを特徴とす
   るプラズマディスプレイパネル駆動方法。 ２）、前記ずらし時間は、隣合う前記グループについて
   ０．３μｓ以下であることを特徴とする請求項１記載の
   プラズマディスプレイパネル駆動方法。 ３）、誘電体に被われた複数の行電極（Ｙ１〜Ｙｍ）と
   複数の列電極（Ｘ１〜Ｘｎ）とが互いに対向して交差す
   るように配設され、該交差部分に放電セルが形成された
   メモリタイプ・プラズマディスプレイパネルの駆動回路
   において、 複数のグループに分割された該行電極または該列電極の
   該グループ（ＧＹ１〜ＧＹＭ、ＧＸ１〜ＧＸＮ）毎に設
   けられ、入力端子に供給される制御パルスに応答して、
   共通の維持パルスを該グループ内の各電極に供給するサ
   スティン回路（５１〜５Ｍ、３１〜３Ｎ）と、該行電極
   または該列電極についての隣合う該サスティン回路の該
   入力端子間に接続された遅延回路（６１〜６（Ｍ−１）
   、４１〜４（Ｎ−１））とを有し、該行電極または該列
   電極について、１つの該サスティン回路の該入力端子に
   該制御パルスを供給することにより、該遅延回路を介し
   順次遅延された制御パルスを他の各サスティン回路の該
   入力端子に供給するようにしたことを特徴とするプラズ
   マディスプレイパネル駆動回路。 ４）、１つの半導体集積回路（７１）内に、１つの前記
   グループに対する前記サスティン回路（３１）と、入力
   端子が該サスティン回路の該入力端子に接続された１つ
   の前記遅延回路（４１）とを設け、該サスティン回路（
   ３１）の該入力端子（７１ａ）と該遅延回路（４１）の
   出力端子（７１ｂ）とを該半導体集積回路（７１）の外
   部端子としたことを特徴とする請求項３記載のプラズマ
   ディスプレイパネル駆動回路。 ５）、誘電体に被われた複数の行電極と複数の列電極と
   が互いに対向して交差するように配設され、該交差部分
   に放電セルが形成されたメモリタイプ・プラズマディス
   プレイパネルの駆動方法において、該行電極及び該列電
   極に印加する維持パルスの立ち上がり時間を０．１〜０
   ．３μｓにしたことを特徴とするプラズマディスプレイ
   パネル駆動方法。