KR100680055B1 - 플라즈마 디스플레이 패널의 구동장치 - Google Patents

플라즈마 디스플레이 패널의 구동장치 Download PDF

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Abstract

본 발명은 패널이 상부블록과 하부블록으로 분할 구동되는 플라즈마 디스플레이 패널의 구동장치에 있어서 상부블록과 하부블록의 구동회로 보드를 공용화할 수 있도록 한 플라즈마 디스플레이 패널의 구동장치에 관한 것이다.
본 발명의 플라즈마 디스플레이 구동장치는 제 1 어드레스 구동 회로보드 내에 설치되어 제 1 어드레스 구동 회로보드에 입력되는 데이터의 출력라인을 선택하기 위한 제 1 디멀티플렉서와, 제 2 어드레스 구동 회로보드 내에 설치되어 제 2 어드레스 구동 회로보드에 입력되는 데이터의 출력라인을 선택하기 위한 제 2 디멀티플렉서를 구비한다.
본 발명에 의하면, 어드레스 구동부 내에 디멀티플렉서를 설치하여 상부블록에 사용되는 어드레스 구동 회로보드 및 하부블록에 사용되는 어드레스 구동 회로보드의 동일한 위치에 입력포트를 형성하여 상부블록 및 하부블록에 사용되는 어드레스 구동 회로보드를 공용으로 사용할 수 있다.

Description

플라즈마 디스플레이 패널의 구동장치{Apparatus of Driving Plasma Display Panel}
도 1은 종래의 교류 면방전 PDP의 방전셀 구조를 도시한 사시도.
도 2는 도 1에 도시된 방전셀들이 매트릭스 형태로 배치된 PDP 및 그 구동부를 나타내는 블록도.
도 3은 도 2에 도시된 제 1 및 제 2 어드레스 구동부를 나타내는 블록도.
도 4는 종래의 어드레스 구동 회로보드를 나타내는 사시도.
도 5는 본 발명의 제 1 및 제 2 어드레스 구동부를 나타내는 블록도.
도 6a 내지 도 6c는 도 5에 도시된 디멀티플렉서를 나타내는 도면.
도 7은 본 발명의 어드레스 구동 회로보드를 나타내는 사시도.
< 도면의 주요 부분에 대한 부호의 설명 >
1: 방전셀 10 : 상부기판
12Z : 공통서스테인전극 12Y : 주사/서스테인전극
14,22 : 유전체층 16 : 보호막
18 : 하부기판 20X : 어드레스전극
24 : 격벽 26 : 형광체
30 : PDP 32 : 주사/서스테인 구동부
34 : 공통서스테인 구동부 36A,36B,100A,100B : 어드레스 구동부
40,46,72,80 : 시프트 레지스터 42,48,74,82 : 로직부
44,50,76,84: 고전압부 54,60,92,96 : B 포트
56,58,90,98 : A 포트 88,94 : 입력포트
62,64,110,112 : 어드레스 구동 회로보드
70,78,102,104,106,108 : 디멀티플렉서
본 발명은 플라즈마 디스플레이 패널의 구동장치에 관한 것으로, 특히 패널이 상부블록과 하부블록으로 분할 구동되는 플라즈마 디스플레이 패널의 구동장치에 있어서 상부블록과 하부블록의 구동회로 보드를 공용화할 수 있도록 한 플라즈마 디스플레이 패널의 구동장치에 관한 것이다.
최근, 평판 디스플레이 장치로서 대형패널의 제작이 용이한 플라즈마 디스플레이 패널(이하 " PDP"라 함)이 주목받고 있다. PDP로는 도 1에 도시된 바와 같이 3전극을 구비하고 교류전압에 의해 구동되는 3전극 교류 면방전형 PDP가 대표적이다.
도 1을 참조하면, 3전극 교류 면방전형 PDP의 방전셀은 상부기판(10) 상에 형성되어진 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과, 하부기판(18) 상에 형성되어진 어드레스전극(20X)을 구비한다. 주사/서스테인전극(12Y)과 공통서스테인전극(12Z)이 나란하게 형성된 상부기판(10)에는 상부 유전체층(14)과 보호막(16)이 적층된다. 상부 유전체층(14)에는 플라즈마 방전시 발생된 벽전하가 축적된다. 보호막(16)은 플라즈마 방전시 발생된 스퍼터링에 의한 상부 유전체층(14)의 손상을 방지함과 아울러 2차 전자의 방출 효율을 높이게 된다. 보호막(16)으로는 통상 산화마그네슘(MgO)이 이용된다. 어드레스전극(20X)이 형성된 하부기판(18) 상에는 하부 유전체층(22), 격벽(24)이 형성되며, 하부 유전체층(22)과 격벽(24) 표면에는 형광체(26)가 도포된다. 어드레스전극(20X)은 주사/서스테인전극(12Y) 및 공통서스테인전극(12Z)과 교차되는 방향으로 형성된다. 격벽(24)은 어드레스전극(20X)과 나란하게 형성되어 방전에 의해 생성된 자외선 및 가시광이 인접한 방전셀에 누설되는 것을 방지한다. 형광체(26)는 플라즈마 방전시 발생된 자외선에 의해 여기되어 적색, 녹색 또는 청색 중 어느 하나의 가시광선을 발생하게 된다. 상/하부기판(10,18)과 격벽(24) 사이에 마련된 방전공간에는 가스방전을 위한 불활성 가스가 주입된다. 이러한 PDP는 대형화되면서 한 화면을 블록 구동하는 방안들이 개발되고 있다.
도 2를 참조하면, 블록분할 방식의 PDP(30)는 주사/서스테인전극라인들(Y1내지Ym), 공통서스테인전극라인들(Z1내지Zm) 및 어드레스전극라인들(X11내지X1n,X21내지X2n)의 교차부에 형성되며, 상부블록과 하부블록으로 나누어 구동되는 방전셀(1)을 포함한다. 어드레스전극라인들(X11내지X1n,X21내지X2n)은 상부블록과 하부블록의 경계선 상에서 개방된다.
이와 같은 PDP(30)를 구동시키기 위한 구동장치는 주사/서스테인전극라인들(Y1내지Ym)에 접속된 주사/서스테인 구동부(32)와, 공통서스테인전극라인들(Z1내지Zm)에 접속된 공통서스테인 구동부(34)와, 상부블록의 어드레스전극라인들(X11내지X1n)에 접속된 제 1 어드레스 구동부(36A)와, 하부블록의 어드레스전극라인들(X21내지X2n)에 접속된 제 2 어드레스 구동부(36B)를 구비한다. 주사/서스테인 구동부(32)는 상/하부블록에 포함된 모든 주사/서스테인전극라인들(Y1내지Ym)에 스캔펄스와 서스테인펄스를 순차적으로 공급하여 방전셀들(1)이 라인 단위로 순차적으로 주사되게 함과 아울러 m×n 개의 방전셀들(1) 각각에서의 방전이 지속되게 한다. 공통서스테인 구동부(34)는 상/하부블록에 포함된 모든 공통서스테인전극라인들(Z1내지Zm)에 서스테인펄스를 동시에 공급하게 된다. 제 1 어드레스 구동부(36A)는 스캔펄스에 동기되는 데이터펄스를 상부블록의 어드레스전극라인들(X11내지X1n)에 공급한다. 제 2 어드레스 구동부(36B)는 스캔펄스에 동기되는 데이터펄스를 하부블록의 어드레스전극라인들(X21내지X2n)에 공급한다.
도 3은 제 1 및 제 2 어드레스 구동부를 나타내는 블록도이다.
도 3을 참조하면, 종래의 제 1 및 제 2 어드레스 구동부(36A,36B)는 도시되지 않은 제어부로부터 입력되는 4 bit 어드레스 데이터를 좌 또는 우로 시프트 시켜 64 bit 어드레스 데이터를 생성하기 위한 시프트 레지스터들(Shift Register)(40,46)과, 시프트 레지스터들(40,46)로부터 입력된 64 bit 어드레스 데이터를 서스테인 기간에 초기화시키기 위한 로직부들(42,48)과, 로직부들(42,48)로부터 입력되는 64 bit 어드레스 데이터를 어드레스전극라인들(X11내지X1n,X21내지X2n)에 공급함과 아울러 어드레스전극라인들(X11내지X1n,X21내지X2n)이 방전을 일으킬 수 있도록 고전압을 공급하는 고전압부들(44,50)을 구비한다. 시프트 레지스터들(40,46)에는 제어부로부터 4 bit 어드레스 데이터를 입력받기 위한 A 및 B 포트들(56,58,54,60)이 형성된다. 제어부는 4 bit 어드레스 데이터를 A 또는 B 포트들(56,58,54,60)로 입력함과 아울러 방향제어신호(DIR,/DIR)를 시프트 레지스터들(40,46)로 입력하여 시프트 레지스터들(40,46)의 시프트 방향을 결정한다. 즉, "1"의 방향제어신호(DIR)가 입력되면 어드레스 데이터는 B 포트들(54,60)로부터 A 포트들(56,58)로 이동되고, "0"의 방향제어신호(/DIR)가 입력되면 어드레스 데이터는 A 포트들(56,58)로부터 B 포트들(54,60)로 이동된다. 로직부들(42,48)은 시프트 레지스터들(40,46)로부터 입력되는 어드레스 데이터를 고전압부들(44,50)로 중계함과 아울러 서스테인 기간에 입력된 어드레스 데이터를 초기화한다. 고전압부들(44,50)은 로직부들(42,48)로부터 입력된 어드레스 데이터를 어드레스전극라인들(X11내지X1n,X21내지X2n)로 공급함과 아울러 어드레스전극라인들(X11내지X1n,X21내지X2n)에 공급되는 어드레스 데이터와 주사/서스테인전극라인들(Y1내지Ym)에 공급되는 스캔펄스가 방전을 일으킬 수 있도록 어드레스전극라인들(X11내지X1n,X21내지X2n)에 고전압을 공급한다.
제 1 어드레스 구동부(36A)의 동작과정을 상세히 설명하면, 제어부는 제 1 시프트 레지스터(40)에 형성된 B 포트(54)로 4 bit 어드레스 데이터를 공급함과 아울러 "1"의 방향제어신호(DIR)를 공급한다. 이때, 제어부로부터 제 1 시프트 레지스터(40)에 입력되는 첫 번째 4 bit 어드레스 데이터는 적색(R),녹색(G),청색(B),적색(R)으로 입력된다. 이 후에 두 번째 입력되는 4 bit 어드레스 데이터는 녹색(G),청색(B),적색(R),녹색(G)으로 입력된다. 즉, 제어부로부터 공급되는 어드레스 데이터는 적색(R),녹색(G),청색(B)의 순서로 제 1 시프트 레지스터(40)에 입력된다. 제 1 시프트 레지스터(40)는 B 포트(54)로 입력된 4 bit 어드레스 데이터를 A 포트(56) 쪽으로 시프트 시켜 64 bit 어드레스 데이터를 생성한다. 즉, A 포트(56)는 최하위 비트 (LSB : Least Significant Bit)와 연결되고, B 포트(54)는 최상위 비트 (MSB : Most Significant Bit)와 연결된다. A 포트(56)는 종래의 흑백 PDP에서 다음 어드레스 구동부와 캐스케이드 연결(Cascade Connection)되어 캐스케이드 데이터를 출력하는 출력포트로 사용되었다. 하지만, 현재 주류를 이루고 있는 컬러 PDP는 어드레스 시간을 최소로 단축시켜야 하기 때문에 A 포트(56)가 사용되지 않는다. 제 1 시프트 레지스터(40)에서 생성된 64 bit 어드레스 데이터는 제 1 로직부(42)로 출력된다. 제 1 로직부(42)는 제 1 시프트 레지스터(40)로부터 입력된 64 bit 어드레스 데이터를 제 1 고전압부(44)로 중계한다. 제 1 고전압부(44)는 제 1 로직부(42)로부터 입력된 64 bit 어드레스 데이터를 상부블록의 어드레스전극라인들(X11내지X1n)에 공급함과 아울러 어드레스전극라인들(X11내지X1n)이 주사/서스테인전극라인들(Y1내지Ym)과 방전을 일으킬 수 있도록 고전압을 공급한다.
제 2 어드레스 구동부(36B)의 동작과정을 상세히 설명하면, 제어부는 제 2 시프트 레지스터(46)에 형성된 A 포트(58)로 4 bit 어드레스 데이터를 공급함과 아울러 "0"의 방향제어신호(/DIR)를 공급한다. 제 2 시프트 레지스터(46)는 A 포트(58)로 입력된 4 bit 어드레스 데이터를 B 포트(60) 쪽으로 시프트 시켜 64 bit 어드레스 데이터를 생성한다. 즉, B 포트(60)는 최하위 비트 (LSB : Least Significant Bit)와 연결되고, A 포트(58)는 최상위 비트 (MSB : Most Significant Bit)와 연결된다. B 포트(60)는 종래의 흑백 PDP에서 다음 어드레스 구동부와 캐스케이드 연결(Cascade Connection)되어 캐스케이드 데이터를 출력하는 출력포트로 사용되었다. 하지만, 현재 주류를 이루고 있는 컬러 PDP는 어드레스 시간을 최소로 단축시켜야 하기 때문에 B 포트(60)가 사용되지 않는다. 제 2 시프트 레지스터(46)에서 생성된 64 bit 어드레스 데이터는 제 2 로직부(48)로 출력된다. 제 2 로직부(48)는 제 2 시프트 레지스터 (46)로부터 입력된 64 bit 어드레스 데이터를 제 2 고전압부(50)로 중계한다. 제 2 고전압부(50)는 제 2 로직부(48)로부터 입력된 64 bit 어드레스 데이터를 하부블록의 어드레스전극라인들(X21내지X2n)에 공급함과 아울러 어드레스전극라인들(X21내지X2n)이 주사/서스테인전극라인들(Y1내지Ym)과 방전을 일으킬 수 있도록 고전압을 공급한다.
도 4는 어드레스 구동 회로보드를 나타내는 사시도이다.
도 4를 참조하면, 종래의 어드레스 구동 회로보드는 제 1 어드레스 구동부(36A)가 형성되는 제 1 어드레스 구동 회로보드(62)와, 제 2 어드레스 구동 부(36B)가 형성되는 제 2 어드레스 구동 회로보드(64)를 구비한다. 제 1 어드레스 구동부(36A)는 상부블록의 어드레스전극라인들(X11내지X1n)에 64 비트 어드레스 데이터를 공급한다. 이를 위해 제 1 어드레스 구동부(36A)는 제어부로부터 4 비트 어드레스 데이터를 입력받기 위한 B 포트(54)를 구비한다. 종래의 흑백 PDP에서 캐스케이드 데이터를 출력하기 위해 설치되었던 A 포트(56)는 공간상의 제약으로 인해 설치되지 않는다. 제 2 어드레스 구동부(36B)는 하부블록의 어드레스전극라인들(X21내지X2n)에 64 비트 어드레스 데이터를 공급한다. 이를 위해 제 2 어드레스 구동부(36B)는 제어부로부터 4 비트 어드레스 데이터를 입력받기 위한 A 포트(58)를 구비한다. 종래의 흑백 PDP에서 캐스케이드 데이터를 출력하기 위해 설치되었던 B 포트(60)는 공간상의 제약으로 인해 설치되지 않는다.
하지만, 이와 같은 종래의 어드레스 구동회로 보드는 도 4와 같이 제 1 및 제 2 어드레스 구동회로 보드에 설치되는 입력포트의 위치가 다르기 때문에 공용으로 사용될 수 없다.
따라서, 본 발명의 목적은 상부블록과 하부블록의 구동회로 보드를 공용화할 수 있는 플라즈마 디스플레이 패널의 구동장치를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명의 플라즈마 디스플레이 구동장치는 제 1 어드레스 구동 회로보드 내에 설치되어 제 1 어드레스 구동 회로보드에 입력되는 데이터의 출력라인을 선택하기 위한 제 1 디멀티플렉서와, 제 2 어드레스 구동 회로보드 내에 설치되어 제 2 어드레스 구동 회로보드에 입력되는 데이터의 출력라인을 선택하기 위한 제 2 디멀티플렉서를 구비한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 5 내지 도 7을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 5는 본 발명의 실시예에 의한 제 1 및 제 2 어드레스 구동부를 나타내는 블록도이다.
도 5를 참조하면, 본 발명의 제 1 및 제 2 어드레스 구동부(100A,100B)는 도시되지 않은 제어부로부터 4 bit 어드레스 데이터를 입력받아 A 또는 B 포트들(90,98,92,96)로 출력하기 위한 디멀티플렉서들(70,78)과, 디멀티플렉서들(70,78)로부터 입력되는 4 bit 어드레스 데이터를 좌 또는 우로 시프트 시켜 64 bit 어드레스 데이터를 생성하기 위한 시프트 레지스터들(72,80)과, 시프트 레지스터들(72,80)로부터 입력되는 64 bit 어드레스 데이터를 서스테인 기간에 초기화시키기 위한 로직부들(74,82)과, 로직부들(74,82)로부터 입력되는 64 bit 어드레스 데이터를 어드레스전극라인들(X11내지X1n,X21내지X2n)에 공급함과 아울러 어드레스전극라인들(X11내지X1n,X21내지X2n)이 방전을 일으킬 수 있도록 전압을 공급하는 고전압부(76,84)를 구비한다. 디멀티플렉서들(70,78)은 제어부로부터 4bit 어드레스 데이터를 입력받는 입력포트들(88,94)과, 4 bit 어드레스 데이터를 출력하는 A 및 B 포트들(90,98,92,96)로 구성된다. 디멀티플렉서들(70,78)은 도 6a와 같이 4개의 디멀티플렉서들(102,104,106,108)로 구성된다. 입력포트들(88,94)로 입력되는 4 bit 어드레스 데이터는 도 6a 내지 도 6c처럼 적색(R),녹색(G),청색(B)의 순서로 입력된다. 방향제어신호들(DIR,/DIR)은 디멀티플렉서들(102,104,106,108)의 제어단자로 입력된다. 디멀티플렉서들(102,104,106,108)은 입력되는 방향제어신호들(DIR,/DIR)에 따라 A 또는 B 포트들(90,98,92,96)로 4 bit 어드레스 데이터를 출력한다. 디멀티플렉서들(70,78)의 A 또는 B 포트들(90,98,92,96)로 출력된 4 bit 어드레스 데이터는 시프트 레지스터들(72,80)에 형성된 A 또는 B 포트들(90,98,92,96)로 입력된다. 시프트 레지스터들(72,80)은 A 또는 B 포트들(90,98,92,96)로 입력되는 4 bit 어드레스 데이터를 방향제어신호(DIR,/DIR)의 논리값에 따라 좌 또는 우로 쉬프트 시켜 64 bit 어드레스 데이터를 생성한다. 로직부들(74,82)은 시프트 레지스터들(72,80)로부터 입력되는 어드레스 데이터를 고전압부들(76,84)로 중계함과 아울러 서스테인 기간에 입력된 어드레스 데이터를 초기화한다. 고전압부들(76,84)은 로직부들(74,82)로부터 입력된 어드레스 데이터를 어드레스전극라인들(X11내지X1n,X21내지X2n)로 공급함과 아울러 어드레스전극라인들(X11내지X1n,X21내지X2n)에 공급되는 어드레스 데이터와 주사/서스테인전극라인들(Y1내지Ym)에 공급되는 스캔펄스가 방전을 일으킬 수 있도록 어드레스전극라인들(X11내지X1n,X21내지X2n)에 고전압을 공급한다.
제 1 어드레스 구동부(100A)의 동작과정을 상세히 설명하면, 제어부는 제 1 디멀티플렉서(70)의 입력포트(88)에 4 bit 어드레스 데이터를 공급함과 아울러 "1"의 방향제어신호(DIR)를 제 1 디멀티플렉서(70) 및 제 1 시프트 레지스터(72)에 공급한다. 제 1 디멀티플렉서(70)는 방향제어신호(DIR)의 제어에 의해 B 포트(92)로 4 bit 어드레스 데이터를 출력한다. 제 1 시프트 레지스터(72)는 B 포트(92)로 입력된 4 bit 어드레스 데이터를 A 포트(90) 쪽으로 시프트 시켜 64 bit 어드레스 데이터를 생성한다. 즉, A 포트(90)는 최하위 비트(LSB)와 연결되고, B 포트(92)는 최상위 비트(MSB)와 연결된다. 제 1 시프트 레지스터(72)에서 생성된 64 bit 어드레스 데이터는 제 1 로직부(74)로 출력된다. 제 1 로직부(74)는 제 1 시프트 레지스터(72)로부터 입력된 64 bit 어드레스 데이터를 제 1 고전압부(76)로 중계한다. 제 1 고전압부(76)는 제 1 로직부(74)로부터 입력된 64 bit 어드레스 데이터를 상부블록의 어드레스전극라인들(X11내지X1n)로 공급함과 아울러 어드레스전극라인들(X11내지X1n)에 공급되는 어드레스 데이터와 주사/서스테인전극라인들(Y1내지Ym)에 공급되는 스캔펄스가 방전을 일으킬 수 있도록 어드레스전극라인들(X11내지X1n)에 고전압을 공급한다.
제 2 어드레스 구동부(100B)의 동작과정을 상세히 설명하면, 제어부는 제 2 디멀티플렉서(78)의 입력포트(94)에 4 bit 어드레스 데이터를 공급함과 아울러 "0"의 방향제어신호(/DIR)를 제 2 디멀티플렉서(78) 및 제 2 시프트 레지스터(80)에 공급한다. 제 2 디멀티플렉서(78)는 방향제어신호(/DIR)의 제어에 의해 A 포트(98)로 4 bit 어드레스 데이터를 출력한다. 제 2 시프트 레지스터(80)는 A 포트(98)로 입력된 4 bit 어드레스 데이터를 B 포트(96) 쪽으로 시프트 시켜 64 bit 어드레스 데이터를 생성한다. 즉, B 포트(96)는 최하위 비트(LSB)와 연결되고, A 포트(98)는 최상위 비트(MSB)와 연결된다. 제 2 시프트 레지스터(80)에서 생성된 64 bit 어드레스 데이터는 제 2 로직부(82)로 출력된다. 제 2 로직부(82)는 제 2 시프트 레지스터(80)로부터 입력된 64 bit 어드레스 데이터를 제 2 고전압부(84)로 중계한다. 제 2 고전압부(84)는 제 2 로직부(82)로부터 입력된 64 bit 어드레스 데이터를 하부블록의 어드레스전극라인들(X21내지X2n)로 공급함과 아울러 어드레스전극라인들(X21내지X2n)에 공급되는 어드레스 데이터와 주사/서스테인전극라인들(Y1내지Ym)에 공급되는 스캔펄스가 방전을 일으킬 수 있도록 어드레스전극라인들(X21내지X2n)에 고전압을 공급한다.
도 7은 본 발명의 어드레스 구동 회로보드를 나타내는 사시도이다.
도 7을 참조하면, 본 발명의 어드레스 구동회로 보드는 제 1 어드레스 구동부(100A)가 형성되는 제 1 어드레스 구동 회로보드(110)와, 제 2 어드레스 구동부(100B)가 형성되는 제 2 어드레스 구동 회로보드(112)를 구비한다. 제 1 어드레스 구동부(100A)는 상부블록의 어드레스전극라인들(X11내지X1n)에 64 비트 어드레스 데이터를 공급한다. 이를 위해 제 1 어드레스 구동부(100A)는 제어부로부터 4 비트 어드레스 데이터를 입력받기 위한 제 1 입력포트(88)를 구비한다. 제 2 어드레스 구동부(100B)는 하부블록의 어드레스전극라인들(X21내지X2n)에 64 비트 어드레스 데이터를 공급한다. 이를 위해 제 2 어드레스 구동부(100B)는 제어부로부터 4 비트 어드레스 데이터를 입력받기 위한 제 2 입력포트(94)를 구비한다. 이 와 같이 본 발명에서는 제 1 및 제 2 입력포트의 위치가 동일하게 형성되므로 제 1 및 제 2 어드레스 구동 회로보드(110,112)를 공용할 수 있다.
상술한 바와 같이, 본 발명에 따른 플라즈마 디스플레이 패널의 구동장치에 의하면 어드레스 구동부 내에 디멀티플렉서를 설치하여 상부블록에 사용되는 어드레스 구동 회로보드 및 하부블록에 사용되는 어드레스 구동 회로보드의 동일한 위치에 입력포트를 설치할 수 있다. 따라서, 상부블록 및 하부블록에 사용되는 어드레스 구동 회로보드를 공용으로 사용할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (6)

  1. 패널이 상부블록과 하부블록으로 분할 구동되는 플라즈마 디스플레이 패널중 상기 상부블록을 구동시키기 위한 제 1 어드레스 구동 회로보드와, 상기 하부블록을 구동시키기 위한 제 2 어드레스 구동 회로보드를 구비한 플라즈마 디스플레이 패널의 구동장치에 있어서,
    상기 제 1 어드레스 구동 회로보드 내에 설치되어 상기 제 1 어드레스 구동 회로보드에 입력되는 데이터의 출력라인을 선택하기 위한 제 1 디멀티플렉서와,
    상기 제 2 어드레스 구동 회로보드 내에 설치되어 상기 제 2 어드레스 구동 회로보드에 입력되는 데이터의 출력라인을 선택하기 위한 제 2 디멀티플렉서를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  2. 제 1 항에 있어서,
    상기 제 1 및 제 2 디멀티플렉서 각각은,
    데이터를 입력받기 위한 입력포트와,
    제어부로부터 방향제어신호를 입력받기 위한 제어포트와,
    상기 제어포트에 입력되는 상기 방향제어신호에 따라 상기 데이터가 선택적으로 출력되는 제 1 및 제 2 포트를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  3. 제 2 항에 있어서,
    상기 제 1 및 제 2 디멀티플렉서에 입력되는 상기 방향제어신호는 반전된 논리값을 가지는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  4. 제 2 항에 있어서,
    상기 제 1 및 제 2 디멀티플렉서로부터 입력되는 4 비트의 상기 데이터를 64 비트로 확장하기 위한 시프트 레지스터와,
    상기 시프트 레지스터로부터 입력되는 상기 64 비트 데이터의 논리값을 제어하기 위한 로직부와,
    상기 로직부로부터 입력되는 상기 64 비트 데이터의 전압레벨을 소정레벨까지 승압하여 어드레스전극라인으로 공급하기 위한 고전압부를 구비하는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  5. 제 4 항에 있어서,
    상기 제 1 디멀티플렉서 상기 방향제어신호의 논리값에 의해 상기 데이터를 상기 제 1 포트로 출력하고,
    상기 제 1 어드레스 구동 회로보드 내에 설치되는 상기 시프트 레지스터는 상기 방향제어신호의 논리값에 의해 상기 데이터를 상기 제 1 포트로부터 상기 제 2 포트 쪽으로 이동시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
  6. 제 4 항에 있어서,
    상기 제 2 디멀티플렉서 상기 방향제어신호의 반전된 논리값에 의해 상기 데이터를 상기 제 2 포트로 출력하고,
    상기 제 2 어드레스 구동 회로보드 내에 설치되는 상기 시프트 레지스터는 상기 방향제어신호의 반전된 논리값에 의해 상기 데이터를 상기 제 2 포트로부터 상기 제 1 포트 쪽으로 이동시키는 것을 특징으로 하는 플라즈마 디스플레이 패널의 구동장치.
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