JPS6037753Y2 - メモリカ−ド構成 - Google Patents

Description

【考案の詳細な説明】 本考案は、同一メモリカード内でメモリインタリーブを
実施するメモリカードの構成に関するものである。

従来、メモリの性能向上策の一方法として、メモリカー
ド内でメモリインタリーブを行なう場合、第１図りに示
す如く、メモリインタリーブを行うメモリバンクＡ、Ｂ
対応に記憶素子 （ＭＥＭ）６．６’、７．７’への情報の書込み読取り
制御を行う制御回路２．２’、３．３’を設け、該制御
回路２，３．２’、３’を記憶素子６，７゜６’、？’
と同一基板上に搭載して使用する方法がとられている。

これは、一般にメモリインタリーブを行う場合、メモリ
バンクＡの中の記憶素子６．６′とメモリバンクＢの中
の記憶素子７゜７′がメモリサイクル中に動作が重なる
部分があり、各メモリバンクＡ、Ｂを独立に制御しなけ
ればならないためである。

このため、同一の回路構成の制御回路を複数個（第１図
の例ではメモリカード当り２個）設けなければならず、
同一基板上に搭載する部品数が増加し、消費電力および
価格の増加を招く欠点があった。

又、第１図の例に示す如＜、メモリカード２枚で情報シ
ステムにおけるデータビットの全ビットを構成する場合
、制御回路（ＣＴＬ）が４回路必要となり、部品数が多
くなり、価格および消費電力の増加を招く欠点があった
。

本考案の目的は、上記した欠点を除去し、経済的なメモ
リカード構成を提供することにある。

本考案の特徴は、メモリインタリーブを行うメモリカー
ドを２枚１組にして、そして制御回路を各基板１回路づ
つ実装し、該制御回路で自基板内の記憶素子とこれを対
をなす相手基板内の記憶素子とを制御することにある。

次に本考案の一実施例について図面を参照して説明する
。

第２図は、本考案の一実施例を示すブロック図であり、
１及び１′は同−回路構成のメモリカード、２はメモリ
カード１，１′内のメモリバンクＡに対応する制御回路
、３は同じくメモリバンクＢに対応する制御回路、４．
４’および５．５′は、それぞれメモリバンクＡ及びＢ
に対応するアドレスバッファ回路、６，６′はメモリバ
ンクＡを構成する記憶素子、７，７′はメモリバンクＢ
を構成する記憶素子、８，８′はデータ入出力バッファ
、９はアドレス信号線、１０はメモリバンクＡの制御信
号線、１１はメモリバンクＢの制御信号線、１２．１２
’は入出力信号線を示す。

また、２０，２１．２２は制御信号であり、相手メモリ
カード１′へも送出される。

更に、３０．３１．３２も同じく制御信号であり、相手
メモリカード１へも送出される。

以上のようなメモリカード１．１’、２枚で、情報シス
テムにおけるデータビットの全ビットを構威し、情報シ
ステムの単位メモリ領域を提供する。

もつと具体的な表現をされば、メモリカード１は、メモ
リバンクＡ、 Ｂによって実現されるメモリ領域の下位
ビットを構成し、メモリカード１′はメモリ領域の上位
ビットを構成する。

制御回路２は、制御信号線１０からの信号を受信し、メ
モリバンクＡが指定された場合、記憶素子６への制御信
号２０を送出する。

それと同時に相手メモリカード１′上のメモリバンクＡ
を構成する記憶素子６′にも制御信号２０を送出する。

これにより、記憶素子６，６′はあらかじめアドレスバ
ッファ回路４，４′により受信されている番地情報に従
い、記憶素子６，６′の該当する番地への情報の書込み
または読取り動作に入る。

記憶素子６，６′への書込みデータ情報または記憶素子
６，６′からの読取りデータ情報は、データ入出力バツ
ファ８，８′を介して外部の制御装置と授受される。

データ入出力バッファ８は、制御回路２からの制御信号
２１により、メモリバンクＢ用のデータと重なることが
ないように制御が行われ、同時に制御信号２１は相手メ
モリカード１′にも送られデータ入出力バッファ８′を
同様に制御する。

本動作は、メモリバンクＢを構成する記憶素子７．７′
とは独立に実行しされるため、メモリバンクＢも上述し
たのと同じ手順で動作が可能であるので、メモリカード
内でメモリインタリーブ動作を実行することが可能とな
る。

本考案は以上詳しく説明したように、従来の制御回路で
は、情報システムの単位メモリ領域の全データビットの
１１２シか制御していなかってものを、メモリカードを
２枚１組にし、制御信号をメモリカード間で交叉させる
ことによりメモリカード当り制御回路１回路のみで全デ
ータビットを制御可能とし、従来のようにメモリカード
内でメモリインタリーブを実行する場合でも、制御回路
を各基板毎に２回路設けることなしに実現でき、部品数
、価格及び消費電力の点できわめて有利なものである。

【図面の簡単な説明】

第１図はメモリカード内でメモリインタリーブを行う場
合の従来の構成図、第２図は本考案によるメモリカード
構成の一実施例を示す構成図である。 １、 １’：メモリカード、２，３：制御回路、４．４
’、５，５’ニアドレスバッファ回路、６゜６’、７．
７’：記憶素子、８．８’：データ入出力バッファ、９
ニアドレス信号線、１０． １１ ：制御信号線、１２
．１２’：入出力信号線、２０〜２２．３０〜３２：制
御信号。

Claims (1)

【実用新案登録請求の範囲】
1. 記憶素子と該記憶素子への情報の書込み読取りを制御す
   る制御回路を同一基板上に搭載し、かつ上記記憶素子を
   ２バンクに分割し、インタリーブして使用するメモリカ
   ードにおいて、該メモリカードを２枚１組とし、２バン
   クに分割した上記記憶素子の１バンクを自基板内の制御
   回路により制御し、他のｌバンクをこれと対をなす他の
   メモリカード上の制御回路により制御するようになした
   ことを特徴とするメモリカード構成。