JP4836844B2 - リセット回路及びシステム - Google Patents
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Description
11 ウォッチドッグタイマ回路
12 コンパレータ
13 ロジック回路
14 リセット出力回路
15 CPU
16 外部デバイス
20 リセットIC
21 リセット履歴回路
22 論理ゲート
30 外部デバイス
35 外部デバイス
Claims (5)
- クロック信号パルスを計数する計数動作によるカウント値が所定値に到達すると第1の内部信号をアサートするとともに外部のCPUから供給される第1の外部信号に応じて該計数動作をリセットするカウンタと、
該カウンタが出力する該第1の内部信号のアサートに応答して該CPUに供給するリセット出力信号をアサートするとともに、該CPUに接続される外部デバイスから供給される第2の外部信号が第1の状態の場合には該リセット出力信号をアサートした後に所定期間後にネゲートし、該第2の外部信号が第2の状態の場合には該第2の外部信号が該第2の状態から該第1の状態に変化したことに応答して該リセット出力信号をネゲートし、該リセット出力信号がネゲートされている状態において該第2の外部信号が該第1の状態から該第2の状態に変化した場合は該リセット出力信号をネゲート状態に保つリセット信号制御回路
を含むことを特徴とするリセット回路。 - 該リセット信号制御回路は、
該カウンタが出力する該第1の内部信号のアサートに応答して第2の内部信号を該所定期間アサートするリセット出力回路と、
該第2の外部信号が該第1の状態の場合には第3の内部信号をネゲートするとともに、該第2の外部信号が該第2の状態の場合には該カウンタが出力する該第1の内部信号のアサートに応答して該第3の内部信号をアサートするリセット履歴回路と、
該リセット出力回路が出力する該第2の内部信号と該リセット履歴回路が出力する該第3の内部信号との論理和を該リセット出力信号として出力する論理ゲート
を含むことを特徴とする請求項1記載のリセット回路。 - CPUと、
該CPUに接続される外部デバイスと、
該CPUからの第1の外部信号と該外部デバイスからの第2の外部信号とを受け取り、該CPUをリセットするリセット出力信号を該CPUに供給するリセットIC
を含み、該リセットICは、
クロック信号パルスを計数する計数動作によるカウント値が所定値に到達すると第1の内部信号をアサートするとともに該第1の外部信号に応じて該計数動作をリセットするカウンタと、
該カウンタが出力する該第1の内部信号のアサートに応答して該リセット出力信号をアサートするとともに、該第2の外部信号が第1の状態の場合には該リセット出力信号をアサートした後に所定期間後にネゲートし、該第2の外部信号が第2の状態の場合には該第2の外部信号が該第2の状態から該第1の状態に変化したことに応答して該リセット出力信号をネゲートし、該リセット出力信号がネゲートされている状態において該第2の外部信号が該第1の状態から該第2の状態に変化した場合は該リセット出力信号をネゲート状態に保つリセット信号制御回路
を含むことを特徴とするシステム。 - 該リセット信号制御回路は、
該カウンタが出力する該第1の内部信号のアサートに応答して第2の内部信号を該所定期間アサートするリセット出力回路と、
該第2の外部信号が該第1の状態の場合には第3の内部信号をネゲートするとともに、該第2の外部信号が該第2の状態の場合には該カウンタが出力する該第1の内部信号のアサートに応答して該第3の内部信号をアサートするリセット履歴回路と、
該リセット出力回路が出力する該第2の内部信号と該リセット履歴回路が出力する該第3の内部信号との論理和を該リセット出力信号として出力する論理ゲート
を含むことを特徴とする請求項3記載のシステム。 - 該外部デバイスは、動作が正常なときに該第2の外部信号を該第1の状態に設定し、動作が異常なときに該第2の外部信号を該第2の状態に設定するよう構成されることを特徴とする請求項3記載のシステム。
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Application Number | Priority Date | Filing Date | Title |
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JP2007075579A JP4836844B2 (ja) | 2007-03-22 | 2007-03-22 | リセット回路及びシステム |
Applications Claiming Priority (1)
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JP2007075579A JP4836844B2 (ja) | 2007-03-22 | 2007-03-22 | リセット回路及びシステム |
Publications (2)
Publication Number | Publication Date |
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JP2008234484A JP2008234484A (ja) | 2008-10-02 |
JP4836844B2 true JP4836844B2 (ja) | 2011-12-14 |
Family
ID=39907158
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP2007075579A Active JP4836844B2 (ja) | 2007-03-22 | 2007-03-22 | リセット回路及びシステム |
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Country | Link |
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JPH1185567A (ja) * | 1997-09-03 | 1999-03-30 | Harness Sogo Gijutsu Kenkyusho:Kk | Cpu暴走防止装置 |
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2007
- 2007-03-22 JP JP2007075579A patent/JP4836844B2/ja active Active
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