JP2008234484A - リセット回路及びシステム - Google Patents

Abstract

【課題】本発明は、ＣＰＵの外部に異常の原因がある場合に適切なリセット動作を実行可能なリセット回路及びシステムを提供することを目的とする。
【解決手段】リセット回路は、クロック信号パルスを計数する計数動作によるカウント値が所定値に到達すると第１の内部信号をアサートするとともに外部から供給される第１の外部信号に応じて計数動作をリセットするカウンタと、カウンタが出力する第１の内部信号のアサートに応答してリセット出力信号をアサートするとともに、外部から供給される第２の外部信号が第１の状態の場合にはリセット出力信号をアサートした後に所定期間後にネゲートし、第２の外部信号が第２の状態の場合には第２の外部信号が第２の状態から第１の状態に変化したことに応答してリセット出力信号をネゲートするリセット信号制御回路を含むことを特徴とする。
【選択図】図５

Description

本発明は、一般にＣＰＵのリセットを制御するリセット回路及びシステムに関し、詳しくはＣＰＵの異常動作に応じてＣＰＵをリセットするリセット回路及びシステムに関する。

実行中のマイクロコントローラ（以下ＣＰＵ）の暴走を監視するための機構の1つとして、ＣＰＵチップの外部に設けたリセットＩＣに内蔵するウォッチドッグタイマがある。ウォッチドッグタイマはカウンタで構成され、カウンタによりクロック信号のパルスを計数している。このカウンタは、ＣＰＵから定期的にアサートされる信号によりリセットされるよう構成される。

ＣＰＵが正常に動作している場合には、カウンタは定期的にリセットされてオーバーフローすることはない（或いは所定のカウント値に到達することはない）。ＣＰＵが実行しているソフトウェアのエラー等によりＣＰＵが暴走状態やハングアップ状態になると、上記信号が所定のタイミングでアサートされなくなり、ウォッチドッグタイマのカウンタがオーバーフローする（或いは所定のカウント値に到達する）。カウンタがオーバーフロー（或いは所定のカウント値に到達）すると、ウォッチドッグタイマはＣＰＵに対するリセット信号をアサート（有効状態に）する。これによりＣＰＵをリセットし、暴走状態から正常状態に戻すことができる。

このようなウォッチドッグタイマによりソフトウェアの暴走状態を監視する機能は、自動車内部の制御ユニット等のフェールセーフティが求められるシステムにおいては必須の機能である。

図１は、リセットＩＣの構成の一例を示す図である。図１に示すリセットＩＣ１０は、ウォッチドッグタイマ回路１１、コンパレータ１２、ロジック回路１３、及びリセット出力回路１４を含む。図２は、監視対象のＣＰＵとリセットＩＣ１０とが接続された監視システムの構成図である。

図２に示されるように、ＣＰＵ１５は、トグル動作をするクリア信号ＣＬＲを出力している。このクリア信号ＣＬＲが、図１に示すリセットＩＣ１０のウォッチドッグタイマ回路１１に入力される。ウォッチドッグタイマ回路１１を構成するカウンタは、クリア信号ＣＬＲの例えば立ち上がりエッジに応答してリセットされる。ＣＰＵ１５の異常によりクリア信号ＣＬＲの立ち上がりが所定のタイミングで発生しない場合、カウンタがオーバーフローし、これに応じてウォッチドッグタイマ回路１１はロジック回路１３への出力信号をアサートする。ロジック回路１３は、ウォッチドッグタイマ回路１１からの信号のアサートに応答して、リセット出力回路１４への出力をアサートする。リセット出力回路１４は、ロジック回路１３からの信号のアサートに応答して、リセット出力／ＲＳＴをアサートする。図２に示されるように、リセット出力／ＲＳＴは例えば負論理信号であり、負のリセットパルスがカウンタのオーバーフローに応答して出力される。このリセットパルスに応じてＣＰＵ１５がリセットされる。

なおコンパレータ１２は、基準電圧と入力電源電圧ＶＣＣとを比較して、比較結果を示す信号をウォッチドッグタイマ回路１１及びロジック回路１３に供給する。コンパレータ１２は、この比較動作により、電源電圧の状態を監視する機能を提供するものであるが、上記のウォッチドッグタイマ回路１１の監視動作に直接関連するものではない。

図３は、リセットＩＣ１０によりＣＰＵ１５を監視するシステムにおいてＣＰＵ１５が更に外部デバイスに接続されている構成を示す図である。図３の外部デバイス１６は、例えばメモリや入出力インターフェース等のユニットであり、例えばバス１７を介してＣＰＵ１５に接続されている。

図４は、図３のシステム構成において外部デバイス１６に異常が発生した場合の問題について説明する図である。図３のシステム構成において、外部デバイス１６に異常が発生することにより、ＣＰＵ１５が暴走状態やハングアップ状態に陥ったとする。この場合、図４に示すように、ＣＰＵの異常によりクリア信号ＣＬＲが停止し、それに応じてリセット信号／ＲＳＴに負のリセットパルスが生成される。このリセットパルスに応答して、ＣＰＵ１５がリセットされる。

リセットされるとＣＰＵ１５は正常状態に回復するので、リセット後にクリア信号ＣＬＲが正常なタイミングで出力される。仮にＣＰＵ１５の異常動作の原因がＣＰＵ１５自体の予期せぬエラー（実行中のソフトウェアのエラー等）にあれば、リセットにより異常の原因が取り除かれて、その後は正常な動作が継続することになる。しかしＣＰＵ１５の異常動作の原因が外部デバイス１６にある場合、ＣＰＵ１５のリセットにより外部デバイス１６の問題が解消されることにはならない可能性がある。この場合、図４に示すように、ＣＰＵ１５が正常状態に回復してクリア信号ＣＬＲが正常なタイミングで出力され始めても、その後また直ぐに、外部デバイス１６の異常に起因してＣＰＵ１５が暴走状態やハングアップ状態に陥ってしまう。この結果、ＣＰＵ１５の異常動作→リセット信号／ＲＳＴのアサート→ＣＰＵ１５のリセット→ＣＰＵ１５の異常動作というサイクルを繰り返すことになってしまう。

外部デバイス１６に不具合がありＣＰＵ１５が正常動作を継続できないのであれば、外部デバイス１６の不具合が解消するまでＣＰＵ１５は動作を停止していることが好ましい場合がある。特に、図３のシステムが自動車内部の制御ユニット等の場合には、上記のように異常動作を繰り返すことは、セーフティ機能として望ましくない。故障しているならば、無闇に動作することなく、停止している方が安全だからである。
特開平４−１６２１５０号公報 特開平８−２３０７７１号公報

以上を鑑みて本発明は、ＣＰＵの外部に異常の原因がある場合に適切なリセット動作を実行可能なリセット回路及びシステムを提供することを目的とする。

リセット回路は、クロック信号パルスを計数する計数動作によるカウント値が所定値に到達すると第１の内部信号をアサートするとともに外部から供給される第１の外部信号に応じて該計数動作をリセットするカウンタと、該カウンタが出力する該第１の内部信号のアサートに応答してリセット出力信号をアサートするとともに、外部から供給される第２の外部信号が第１の状態の場合には該リセット出力信号をアサートした後に所定期間後にネゲートし、該第２の外部信号が第２の状態の場合には該第２の外部信号が該第２の状態から該第１の状態に変化したことに応答して該リセット出力信号をネゲートするリセット信号制御回路を含むことを特徴とする。

またシステムは、ＣＰＵと、該ＣＰＵに接続される外部デバイスと、該ＣＰＵからの第１の外部信号と該外部デバイスからの第２の外部信号とを受け取り、該ＣＰＵをリセットするリセット出力信号を該ＣＰＵに供給するリセットＩＣを含み、該リセットＩＣは、クロック信号パルスを計数する計数動作によるカウント値が所定値に到達すると第１の内部信号をアサートするとともに該第１の外部信号に応じて該計数動作をリセットするカウンタと、該カウンタが出力する該第１の内部信号のアサートに応答して該リセット出力信号をアサートするとともに、該第２の外部信号が第１の状態の場合には該リセット出力信号をアサートした後に所定期間後にネゲートし、該第２の外部信号が第２の状態の場合には該第２の外部信号が該第２の状態から該第１の状態に変化したことに応答して該リセット出力信号をネゲートするリセット信号制御回路を含むことを特徴とする。

本発明の少なくとも一つの実施例によれば、外部デバイスが正常でＣＰＵが異常となった場合には、リセット出力信号をアサートした後に所定期間後にネゲートすることにより、ＣＰＵをリセット及びリセット解除して、正常状態に戻すことができる。また外部デバイスに不具合がある場合には、第２の外部信号（状態信号）が第２の状態から第１の状態に変化したことに応答してリセット出力信号をネゲートする。即ち、外部デバイスの不具合が解消されて状態信号がネゲート状態となるまで、ＣＰＵのリセット状態を保持して、ＣＰＵの暴走動作が繰り返されるのを防ぐことができる。

以下に、本発明の実施例を添付の図面を用いて詳細に説明する。

図５は、本発明によるリセットＩＣの構成の一例を示す図である。図５において、図１と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。

図５に示すリセットＩＣ２０は、ウォッチドッグタイマ回路１１、ロジック回路１３、リセット出力回路１４、リセット履歴回路２１、及び論理ゲート２２を含む。リセットＩＣ２０のウォッチドッグタイマ回路１１、ロジック回路１３、及びリセット出力回路１４は、図１に示す従来技術のリセットＩＣ１０の対応する各回路と同一の構成・機能を有する回路である。なおコンパレータ１２は、本発明に直接の関係がないのでリセットＩＣ２０には示されていない。

図６は、監視対象のＣＰＵ、ＣＰＵに接続される外部デバイス、及びリセットＩＣを含む監視システムの構成図である。図６に示されるように、ＣＰＵ１５は、リセットＩＣ２０に対してトグル動作をするクリア信号ＣＬＲを供給している。リセットＩＣ２０が出力するリセット信号／ＲＳＴはＣＰＵ１５に供給される。ＣＰＵ１５は、例えばバス１７を介して外部デバイス３０に接続される。図６の外部デバイス３０は、例えばメモリや入出力インターフェース等のユニットであり、正常／異常を示す状態信号ＳＴＡＴＥをリセットＩＣ２０に供給する。外部デバイス３０が正常の場合に状態信号ＳＴＡＴＥはネゲート状態（無効状態）となり、外部デバイス３０が異常の場合に状態信号ＳＴＡＴＥはアサート状態（有効状態）となる。

図７は、図５のリセットＩＣ２０の内部動作を示す信号波形図である。図５及び図７を参照し、リセットＩＣ２０の動作について以下に説明する。

図５において、ＣＰＵ１５からのクリア信号ＣＬＲが、リセットＩＣ２０のウォッチドッグタイマ回路１１に入力される。ウォッチドッグタイマ回路１１を構成するカウンタは、クロック信号パルスを計数する計数動作によるカウント値が所定値に到達すると出力信号をアサートするとともに、外部から供給されるクリア信号ＣＬＲの例えば立ち上がりエッジに応答して上記計数動作をリセットする。図７の（ｆ）に示されるように、ＣＰＵ１５の異常によりクリア信号ＣＬＲの立ち上がりが所定のタイミングで発生しない場合、カウンタがオーバーフローし（即ち所定値に到達し）、これに応じてウォッチドッグタイマ回路１１はロジック回路１３及びリセット履歴回路２１への出力信号をアサートする。このウォッチドッグタイマ回路１１の出力信号のアサートが、図７の（ｃ）にＨＩＧＨパルスとして示される。

ロジック回路１３は、ウォッチドッグタイマ回路１１からの信号のアサートに応答して、リセット出力回路１４への出力をアサートする。リセット出力回路１４は、ロジック回路１３からの信号のアサートに応答して、その出力を所定期間アサート状態にする。リセット出力回路１４の出力は例えば負論理信号であり、図７の（ｄ）に示されるように、所定期間長の負のリセットパルスがカウンタのオーバーフローに応答して出力される。ウォッチドッグタイマ回路１１からロジック回路１３を介してリセット出力回路１４に信号が伝搬していくので、リセット出力回路１４の出力は図７の（ｄ）に示されるように若干の遅延を有する。このリセット出力回路１４の出力は論理ゲート２２に供給される。

リセット履歴回路２１は、外部デバイス３０から供給される状態信号ＳＴＡＴＥがネゲート状態の場合には出力をネゲートするとともに、状態信号ＳＴＡＴＥがアサート状態の場合にはウォッチドッグタイマ回路１１が出力する信号のアサートに応答してリセット履歴回路２１の出力をアサートする。状態信号ＳＴＡＴＥは負論理信号として図７（ａ）に示されている。図７の例では、状態信号ＳＴＡＴＥがアサート状態（ＬＯＷ）の場合にウォッチドッグタイマ回路１１が出力する信号のアサート（ＨＩＧＨ）に応答して、図７（ｂ）に示すようにリセット履歴回路２１の出力がアサート状態（ＨＩＧＨ）となる。出力をアサート状態とした後は、リセット履歴回路２１はその出力のアサート状態（ＨＩＧＨ）を保持し、状態信号ＳＴＡＴＥがネゲート状態（ＨＩＧＨ）になると、それに応答して出力をネゲート状態（ＬＯＷ）とする。リセット履歴回路２１の出力は論理ゲート２２に供給される。

論理ゲート２２は、リセット出力回路１４からの信号をそのまま受け取り、リセット履歴回路２１からの信号を反転して受け取るＡＮＤ回路である。リセット出力回路１４からの信号は図７の（ｄ）に示されるように負論理であり、リセット履歴回路２１からの信号は図７の（ｂ）に示されるように正論理である。従って、論理ゲート２２は両方の入力が負論理のＡＮＤ回路となり、両方の入力が正論理のＮＯＲ回路と等価である。従って、リセット出力回路１４の出力又はリセット履歴回路２１の出力の何れか一方でもアサート状態となると、論理ゲート２２の出力はＬＯＷとなる。論理ゲート２２の出力は負論理のリセット信号／ＲＳＴであり、図７（ｅ）に示す例では、図７（ｂ）に示すリセット履歴回路２１の出力のアサート状態（ＨＩＧＨ）に応答してアサート状態（ＬＯＷ）となっている。

図８は、図６の構成において外部デバイス３０の動作が正常でＣＰＵ１５の動作が異常な場合のリセットＩＣ２０の動作を示す動作波形図である。図８（ｄ）に示すように、ＣＰＵ１５の異常によりクリア信号ＣＬＲの立ち上がりが所定のタイミングで発生しない場合、カウンタがオーバーフローし、これに応じてウォッチドッグタイマ回路１１はロジック回路１３への出力信号をアサートする。このウォッチドッグタイマ回路１１の出力信号のアサートが、図８の（ｂ）にＨＩＧＨパルスとして示される。

ロジック回路１３は、ウォッチドッグタイマ回路１１からの信号のアサートに応答して、リセット出力回路１４への出力をアサートする。リセット出力回路１４は、ロジック回路１３からの信号のアサートに応答して、負論理出力を所定期間アサートする。論理ゲート２２は、リセット出力回路１４の負論理出力のアサートに応じて、図８（ｃ）に示されるようにリセット信号／ＲＳＴを所定期間アサート（ＬＯＷ）状態とする。このリセット信号／ＲＳＴの負のリセットパルスにより、ＣＰＵ１５がリセットされる。

なおこの場合、状態信号ＳＴＡＴＥは、図８（ａ）に示すようにネゲート状態（ＨＩＧＨ）に固定である。従って、図５のリセット履歴回路２１の出力はネゲート状態に固定であり、リセット信号／ＲＳＴに影響しない。

このようにして、リセット履歴回路２１、ロジック回路１３、リセット出力回路１４、及び論理ゲート２２により、リセット信号／ＲＳＴを制御するリセット信号制御回路が構成される。このリセット信号制御回路においては、ウォッチドッグタイマ回路１１が出力する信号のアサートに応答してリセット信号／ＲＳＴをアサートするとともに、外部から供給される状態信号ＳＴＡＴＥが第１の状態（ネゲート状態）の場合にはリセット信号／ＲＳＴをアサートした後に所定期間後にネゲートし、状態信号ＳＴＡＴＥが第２の状態（アサート状態）の場合には状態信号ＳＴＡＴＥが第２の状態（アサート状態）から第１の状態（ネゲート状態）に変化したことに応答してリセット信号／ＲＳＴをネゲートする。

従って、外部デバイス３０が正常でＣＰＵ１５が異常となった場合には、状態信号ＳＴＡＴＥが第１の状態（ネゲート状態）であり、リセット信号／ＲＳＴをアサートした後に所定期間後にネゲートすることにより、ＣＰＵ１５をリセット及びリセット解除して、正常状態に戻すことができる。また外部デバイス３０に不具合がある場合には、状態信号ＳＴＡＴＥが第２の状態（アサート状態）であり、状態信号ＳＴＡＴＥが第２の状態（アサート状態）から第１の状態（ネゲート状態）に変化したことに応答してリセット信号／ＲＳＴをネゲートする。即ち、外部デバイス３０の不具合が解消されて状態信号ＳＴＡＴＥがネゲート状態となるまで、ＣＰＵ１５のリセット状態を保持して、ＣＰＵ１５の暴走動作が繰り返されるのを防ぐことができる。

図９は、リセット履歴回路２１の回路構成の一例を示す図である。図９のリセット履歴回路２１は、フリップフロップ３１を含む。フリップフロップ３１のデータ入力端子Ｄとクロック入力端子ＣＬＫとは、ウォッチドッグタイマ回路１１からの出力に共通に接続される。従って、状態信号ＳＴＡＴＥがＬＯＷの状態で、ウォッチドッグタイマ回路１１からの出力がＬＯＷからＨＩＧＨになると、その立ち上がりエッジに応答してフリップフロップ３１にデータ"１"が格納される。フリップフロップ３１のデータ"１"は、ウォッチドッグタイマ回路１１の出力がＬＯＷに戻ってもそのまま保持される。従って、リセット履歴回路２１の出力は、ウォッチドッグタイマ回路１１の出力のアサートに応答してアサート状態になると、そのままアサート状態（ＨＩＧＨ）が保持される。

その後、外部デバイス３０から入力される状態信号ＳＴＡＴＥがネゲート状態（ＨＩＧＨ）になると、このネゲート状態に応答してフリップフロップ３１がリセットされる。フリップフロップ３１がリセットされると格納データがデータ"０"となり、リセット履歴回路２１の出力はネゲート状態（ＬＯＷ）になる。なお状態信号ＳＴＡＴＥが最初からネゲート状態である場合には、フリップフロップ３１に常にリセットがかかっている状態となるので、ウォッチドッグタイマ回路１１の出力に関わらず、リセット履歴回路２１の出力はネゲート状態（ＬＯＷ）に固定である。

図１０は、本発明によるリセットＩＣ２０を適用した監視システムの変形例の構成を示す図である。図１０において、図６と同一の構成要素は同一の番号で参照し、その説明は省略する。

図１０のシステムは、図６のシステムと比較して、外部デバイス３５及びＡＮＤゲート３６が新たに設けられている点が異なる。外部デバイス３５は、バス１７を介してＣＰＵ１５に接続される。外部デバイス３５は、例えばメモリや入出力インターフェース等のユニットであり、その動作状態の正常／異常を示す状態信号ＳＴＡＴＥ２を出力する。外部デバイス３０から出力される状態信号ＳＴＡＴＥ１と外部デバイス３５から出力される状態信号ＳＴＡＴＥ２とに対して、ＡＮＤゲート３６により論理積がとられ、その論理積の値がシステム全体の状態信号ＳＴＡＴＥとしてリセットＩＣ２０に供給される。

図１１は、図１０のシステムの動作を説明するための動作波形図である。図１１（ａ）に示されるように、まず外部デバイス３０に不具合が発生し、状態信号ＳＴＡＴＥ１がＨＩＧＨからＬＯＷに変化する。これに応じてＣＰＵ１５の動作が異常となり、図１１（ｆ）に示されるように、クリア信号ＣＬＲが停止する。クリア信号ＣＬＲが停止するとウォッチドッグタイマ回路１１が出力をアサートし、これに応答して、リセットＩＣ２０が出力するリセット信号／ＲＳＴ（図１１（ｅ））がアサート状態（ＬＯＷ）となる。

また図１１（ａ）の状態信号ＳＴＡＴＥ１がＬＯＷになると、これに応答して図１１（ｃ）に示す全体の状態信号ＳＴＡＴＥがＬＯＷになる。全体の状態信号ＳＴＡＴＥがＬＯＷの状態（アサート状態）であるので、ウォッチドッグタイマ回路１１の出力アサートに応答してリセット履歴回路２１の出力（図１１（ｄ））がアサート状態（ＨＩＧＨ）となり、全体の状態信号ＳＴＡＴＥがネゲート状態（ＨＩＧＨ）になるまで、リセット履歴回路２１の出力のアサート状態が保持される。

図１１の例では、外部デバイス３０の後に外部デバイス３５にも不具合が発生し、図１１（ｂ）に示すように状態信号ＳＴＡＴＥ２がＨＩＧＨからＬＯＷに変化している。外部デバイス３０の不具合が解消されて、図１１（ａ）に示す状態信号ＳＴＡＴＥ１がＬＯＷからＨＩＧＨに戻っても、外部デバイス３５の不具合が解消して図１１（ｂ）に示す状態信号ＳＴＡＴＥ２がＬＯＷからＨＩＧＨに戻るまで、図１１（ｃ）に示す全体の状態信号ＳＴＡＴＥはＬＯＷからＨＩＧＨに戻らない。外部デバイス３０と外部デバイス３５との双方の不具合が解消されて全体の状態信号ＳＴＡＴＥがＨＩＧＨになると、これに応答してリセット履歴回路２１の出力がネゲートされる（ＬＯＷになる）。これに応答して、リセットＩＣ２０が出力するリセット信号／ＲＳＴ（図１１（ｅ））がネゲート状態（ＨＩＧＨ）となる。

このように図１０に示すシステム構成では、複数の外部デバイスの不具合に起因してＣＰＵが異常動作をする場合に、複数の外部デバイスの全てについて不具合が解消されるまで、ＣＰＵをリセット状態に保持することが可能となる。従って、異常動作の原因が解消されていない状態でＣＰＵが動作を再開して異常動作を繰り返してしまうという状態を避けることが可能となる。

以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。

リセットＩＣの構成の一例を示す図である。 監視対象のＣＰＵとリセットＩＣとが接続された監視システムの構成図である。 リセットＩＣによりＣＰＵを監視するシステムにおいてＣＰＵが更に外部デバイスに接続されている構成例を示す図である。 図３のシステム構成において外部デバイスに異常が発生した場合の問題について説明する図である。 本発明によるリセットＩＣの構成の一例を示す図である。 監視対象のＣＰＵ、ＣＰＵに接続される外部デバイス、及びリセットＩＣを含む監視システムの構成図である。 図５のリセットＩＣの内部動作を示す信号波形図である。 図６の構成において外部デバイスの動作が正常でＣＰＵの動作が異常な場合のリセットＩＣの動作を示す動作波形図である。 リセット履歴回路の回路構成の一例を示す図である。 本発明によるリセットＩＣを適用した監視システムの変形例の構成を示す図である。 図１０のシステムの動作を説明するための動作波形図である。

符号の説明

１０ リセットＩＣ
１１ ウォッチドッグタイマ回路
１２ コンパレータ
１３ ロジック回路
１４ リセット出力回路
１５ ＣＰＵ
１６ 外部デバイス
２０ リセットＩＣ
２１ リセット履歴回路
２２ 論理ゲート
３０ 外部デバイス
３５ 外部デバイス

Claims (5)

1. クロック信号パルスを計数する計数動作によるカウント値が所定値に到達すると第１の内部信号をアサートするとともに外部から供給される第１の外部信号に応じて該計数動作をリセットするカウンタと、
   該カウンタが出力する該第１の内部信号のアサートに応答してリセット出力信号をアサートするとともに、外部から供給される第２の外部信号が第１の状態の場合には該リセット出力信号をアサートした後に所定期間後にネゲートし、該第２の外部信号が第２の状態の場合には該第２の外部信号が該第２の状態から該第１の状態に変化したことに応答して該リセット出力信号をネゲートするリセット信号制御回路
   を含むことを特徴とするリセット回路。
2. 該リセット信号制御回路は、
   該カウンタが出力する該第１の内部信号のアサートに応答して第２の内部信号を該所定期間アサートするリセット出力回路と、
   該第２の外部信号が該第１の状態の場合には第３の内部信号をネゲートするとともに、該第２の外部信号が該第２の状態の場合には該カウンタが出力する該第１の内部信号のアサートに応答して該第３の内部信号をアサートするリセット履歴回路と、
   該リセット出力回路が出力する該第２の内部信号と該リセット履歴回路が出力する該第３の内部信号との論理和を該リセット出力信号として出力する論理ゲート
   を含むことを特徴とする請求項１記載のリセット回路。
3. ＣＰＵと、
   該ＣＰＵに接続される外部デバイスと、
   該ＣＰＵからの第１の外部信号と該外部デバイスからの第２の外部信号とを受け取り、該ＣＰＵをリセットするリセット出力信号を該ＣＰＵに供給するリセットＩＣ
   を含み、該リセットＩＣは、
   クロック信号パルスを計数する計数動作によるカウント値が所定値に到達すると第１の内部信号をアサートするとともに該第１の外部信号に応じて該計数動作をリセットするカウンタと、
   該カウンタが出力する該第１の内部信号のアサートに応答して該リセット出力信号をアサートするとともに、該第２の外部信号が第１の状態の場合には該リセット出力信号をアサートした後に所定期間後にネゲートし、該第２の外部信号が第２の状態の場合には該第２の外部信号が該第２の状態から該第１の状態に変化したことに応答して該リセット出力信号をネゲートするリセット信号制御回路
   を含むことを特徴とするシステム。
4. 該リセット信号制御回路は、
   該カウンタが出力する該第１の内部信号のアサートに応答して第２の内部信号を該所定期間アサートするリセット出力回路と、
   該第２の外部信号が該第１の状態の場合には第３の内部信号をネゲートするとともに、該第２の外部信号が該第２の状態の場合には該カウンタが出力する該第１の内部信号のアサートに応答して該第３の内部信号をアサートするリセット履歴回路と、
   該リセット出力回路が出力する該第２の内部信号と該リセット履歴回路が出力する該第３の内部信号との論理和を該リセット出力信号として出力する論理ゲート
   を含むことを特徴とする請求項３記載のシステム。
5. 該外部デバイスは、動作が正常なときに該第２の外部信号を該第１の状態に設定し、動作が異常なときに該第２の外部信号を該第２の状態に設定するよう構成されることを特徴とする請求項３記載のシステム。

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